基于DDS+PLL技术的高性能频率源研究与实现
| 摘要 | 第1-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第10-15页 |
| §1．1 引言 | 第10-11页 |
| §1．2 频率合成概述 | 第11-13页 |
| 1．2．1 频率合成概念 | 第11页 |
| 1．2．2 频率合成主要技术指标 | 第11-13页 |
| §1．3 频率合成技术的发展 | 第13-15页 |
| 第二章 PLL频率合成技术性能研究 | 第15-27页 |
| §2．1 PLL频率合成的原理与组成 | 第15-21页 |
| 2．1．1 PLL频率合成的原理 | 第15页 |
| 2．1．2 PLL频率合成的组成 | 第15-20页 |
| 2．1．3 PLL的数学模型 | 第20-21页 |
| §2．2 PLL的相位噪声特性分析 | 第21-26页 |
| 2．2．1 概述 | 第21页 |
| 2．2．2 PLL环路噪声抑制特性 | 第21-24页 |
| 2．2．3 PLL相位噪声的来源 | 第24-25页 |
| 2．2．4 PLL最佳环路带宽设计 | 第25-26页 |
| §2．3 PLL的杂散特性分析 | 第26-27页 |
| 第三章 DDS频率合成技术性能研究 | 第27-38页 |
| §3．1 DDS频率合成的原理与结构 | 第27-31页 |
| 3．1．1 DDS的原理 | 第27-29页 |
| 3．1．2 DDS的结构 | 第29-30页 |
| 3．1．3 DDS的工作特点 | 第30-31页 |
| §3．2 DDS的理想输出频谱 | 第31-32页 |
| §3．3 DDS的杂散特性分析 | 第32-36页 |
| 3．3．1 相位截断产生的杂散 | 第32-34页 |
| 3．3．2 幅度量化产生的杂散 | 第34页 |
| 3．3．3 DAC转换误差带来的杂散 | 第34-35页 |
| 3．3．4 其他噪声源带来的杂散 | 第35-36页 |
| §3．4 DDS的相位噪声特性分析 | 第36-38页 |
| 第四章 DDS+PLL频率合成系统设计 | 第38-48页 |
| §4．1 系统指标要求 | 第38页 |
| §4．2 DDS+PLL频率合成原理 | 第38-40页 |
| 4．2．1 DDS激励PLL频率合成器系统 | 第39-40页 |
| 4．2．2 DDS混频PLL频率合成器系统 | 第40页 |
| §4．3 DDS+PLL频率合成系统的确定 | 第40-42页 |
| §4．4 系统主要器件的性能及参数设置 | 第42-48页 |
| 4．4．1 DDS芯片性能及参数设置 | 第42-45页 |
| 4．4．2 频率合成芯片性能及参数设置 | 第45-47页 |
| 4．3．3 压控振荡器的性能 | 第47-48页 |
| 第五章 DDS+PLL系统方案的具体实施 | 第48-69页 |
| §5．1 单片机控制系统的设计 | 第48-54页 |
| 5．1．1 AT89C系列单片机原理 | 第48页 |
| 5．1．2 单片机控制的运用 | 第48-50页 |
| 5．1．3 单片机控制程序 | 第50-54页 |
| §5．2 DDS+PLL系统杂散抑制方法 | 第54-55页 |
| §5．3 DDS+PLL系统相位噪声降低方法 | 第55-61页 |
| 5．3．1 环路滤波器参数的设计 | 第55-58页 |
| 5．3．2 电源滤波及屏蔽 | 第58-61页 |
| §5．4 系统电路图及相噪和杂散的测量 | 第61-64页 |
| 5．4．1 系统设计电路图 | 第61-63页 |
| 5．4．2 系统相位噪声和杂散的测量 | 第63-64页 |
| §5．5 设计中遇到的实际问题及解决方法 | 第64-67页 |
| 5．5．1 在DDS设计中遇到的问题 | 第64-65页 |
| 5．5．2 PCB电路板的设计 | 第65-67页 |
| §5．6 设计的改进建议及方案 | 第67-69页 |
| 5．6．1 采用DDS内插PLL的改进方案 | 第67页 |
| 5．6．2 采用其它DDS器件的设计方案 | 第67-69页 |
| 结束语 | 第69-70页 |
| 致谢 | 第70-71页 |
| 攻读硕士学位期间发表与撰写的论文 | 第71-72页 |
| 参考文献 | 第72-74页 |
| 附录 | 第74-79页 |
