| 摘 要 | 第1-3页 |
| Abstract | 第3-6页 |
| 第一章 概述 | 第6-13页 |
| ·光纤通信系统 | 第6-7页 |
| ·概述 | 第6页 |
| ·光纤传输系统 | 第6页 |
| ·数字光纤通信系统的主要性能指标 | 第6-7页 |
| ·以太网 | 第7-10页 |
| ·千兆以太网 | 第7-8页 |
| ·万兆以太网 | 第8-10页 |
| ·集成电路工艺 | 第10-12页 |
| ·GaAs PHEMT工艺 | 第10-11页 |
| ·TSMC 0.18um CMOS 工艺 | 第11-12页 |
| ·论文组织 | 第12-13页 |
| 第二章 时钟提取和数据判决电路的构成与基本原理 | 第13-25页 |
| ·数字信号特性 | 第13-14页 |
| ·时钟提取和数据判决电路的作用和结构 | 第14-16页 |
| ·时钟提取电路的作用和结构 | 第14-15页 |
| ·数据判决电路的作用和结构 | 第15-16页 |
| ·锁相环(PLL)基本原理 | 第16-19页 |
| ·锁相环的分类 | 第16页 |
| ·基本拓扑结构 | 第16-17页 |
| ·环路静态特性 | 第17-18页 |
| ·环路动态特性 | 第18页 |
| ·锁相环工作频率范围 | 第18-19页 |
| ·数据判决基本原理 | 第19-20页 |
| ·利用D触发器的判决电路的基本结构 | 第20-25页 |
| ·触发器和锁存器 | 第21-22页 |
| ·主从D触发器 | 第22页 |
| ·CMOS逻辑的主从D触发器 | 第22-23页 |
| ·SCFL(Source-Coupled FET Logic)结构的主从D触发器 | 第23-25页 |
| 第三章 超高速集成电路设计方法 | 第25-36页 |
| ·超高速集成电路设计方法 | 第25-26页 |
| ·匹配技术 | 第26-27页 |
| ·电平匹配 | 第26页 |
| ·阻抗匹配 | 第26-27页 |
| ·互连线寄生模型及传输线行为分析 | 第27-31页 |
| ·互连线寄生模型 | 第27-29页 |
| ·传输线行为分析 | 第29-31页 |
| ·一些高频补偿技术 | 第31-36页 |
| ·并联峰化技术 | 第31-33页 |
| ·负反馈技术 | 第33-36页 |
| 第四章 锁相环PLL设计 | 第36-41页 |
| ·鉴相器(PD)设计 | 第36-37页 |
| ·环路滤波器(LPF)设计 | 第37-38页 |
| ·环形压控振荡器(Ring-VCO)设计 | 第38-40页 |
| ·环路参数分析 | 第40-41页 |
| 第五章 超高速数据判决电路设计 | 第41-64页 |
| ·应用于千兆以太网的CMOS Logic数据判决电路设计 | 第42-49页 |
| ·CMOS传输门(Transmission Gate)设计 | 第42-43页 |
| ·反相器(Inverter)的设计 | 第43-47页 |
| ·CMOS 互补逻辑的主从D触发器设计 | 第47-49页 |
| ·具有90度可调移相的万兆以太网数据判决芯片设计 | 第49-55页 |
| ·移相器设计 | 第49-51页 |
| ·数据判决电路设计 | 第51-55页 |
| ·40 Gbps的超高速数据判决电路设计 | 第55-59页 |
| ·HLO结构的超高速数据判决电路 | 第55-57页 |
| ·超动态结构的超高速数据判决电路 | 第57-59页 |
| ·版图设计 | 第59-64页 |
| ·CMOS 工艺版图设计 | 第59-62页 |
| ·GaAs PHEMT 工艺版图设计 | 第62-64页 |
| 第六章 仿真及测试结果 | 第64-70页 |
| ·5 GHz 锁相环芯片测试结果 | 第64页 |
| ·千兆以太网数据判决芯片测试结果 | 第64-65页 |
| ·具有90度可调移相的万兆以太网数据判决芯片仿真结果 | 第65-66页 |
| ·40 Gbps 超高速数据判决芯片仿真及测试结果 | 第66-70页 |
| ·HLO结构的超高速数据判决芯片仿真及测试结果 | 第66-68页 |
| ·超动态结构的超高速数据判决芯片仿真及测试结果 | 第68-70页 |
| 第七章 结论 | 第70-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 附录 | 第75-77页 |
| 【1】图片索引 | 第75-77页 |
| 【2】表格索引 | 第77页 |
