| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景与研究意义 | 第7-9页 |
| ·接入网网管系统建设 | 第7页 |
| ·国内外研究现状 | 第7-8页 |
| ·论文研究意义 | 第8-9页 |
| ·论文涉及内容及主要工作 | 第9-10页 |
| ·论文结构安排 | 第10-11页 |
| 第二章 HDLC 通道汇聚器设计分析 | 第11-23页 |
| ·内嵌DCN 网络介绍 | 第11-14页 |
| ·HDLC 通道汇聚器应用的网络拓扑 | 第11-12页 |
| ·网管汇聚端设备 | 第12页 |
| ·汇聚端芯片介绍 | 第12-14页 |
| ·HDLC 协议及帧格式 | 第14-16页 |
| ·HDLC 协议 | 第14页 |
| ·HDLC 帧结构及成解帧方法 | 第14-16页 |
| ·分时处理 | 第16-20页 |
| ·分时处理方法介绍 | 第16-19页 |
| ·HDLC 输入信号与分时处理分析 | 第19-20页 |
| ·通道汇聚设计内容 | 第20-22页 |
| ·SDRAM 地址空间划分 | 第20-21页 |
| ·通道汇聚设计思路 | 第21页 |
| ·辅助模块介绍 | 第21-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 HDLC 通道汇聚器的行为级设计 | 第23-37页 |
| ·HDLC 通道汇聚器的基本功能及模块划分 | 第23-24页 |
| ·HDLC 通道汇聚器的基本功能 | 第23页 |
| ·HDLC 通道汇聚器的模块划分及功能介绍 | 第23-24页 |
| ·各模块行为级设计 | 第24-34页 |
| ·HDLC 解帧模块 | 第24-26页 |
| ·FIFO_W 模块 | 第26-27页 |
| ·队列管理模块 | 第27-30页 |
| ·FIFO 模块 | 第30-32页 |
| ·HDLC 成帧模块 | 第32-34页 |
| ·全电路的行为级实现 | 第34-36页 |
| ·本章小结 | 第36-37页 |
| 第四章 HDLC 通道汇聚器设计的编译和功能仿真 | 第37-47页 |
| ·HDLC 通道汇聚器设计的VHDL 程序编译 | 第37-38页 |
| ·仿真介绍 | 第37页 |
| ·仿真工具介绍 | 第37-38页 |
| ·HDLC 通道汇聚器的功能仿真说明 | 第38-40页 |
| ·HDLC 通道汇聚器的仿真分析 | 第40-45页 |
| ·HDLC 解帧模块仿真结果及分析 | 第40-41页 |
| ·FIFO_W 模块逻辑仿真结果及分析 | 第41-42页 |
| ·队列管理模块的仿真结果及分析 | 第42-43页 |
| ·HDLC 成帧模块的仿真分析 | 第43-44页 |
| ·顶层模块仿真分析 | 第44-45页 |
| ·本章小结 | 第45-47页 |
| 第五章 HDLC 通道汇聚器设计的FPGA 实现 | 第47-51页 |
| ·FPGA 简介 | 第47-48页 |
| ·综合实现流程 | 第48-49页 |
| ·FPGA 综合实现及测试 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第六章 ASIC 综合网表 | 第51-57页 |
| ·ASIC 逻辑综合概念 | 第51页 |
| ·HDLC 通道汇聚器的ASIC 逻辑综合流程 | 第51-55页 |
| ·定义综合库、读入RTL 设计 | 第51-52页 |
| ·综合约束 | 第52-53页 |
| ·综合优化及结果分析 | 第53-55页 |
| ·本章小结 | 第55-57页 |
| 第七章 总结 | 第57-59页 |
| 致谢 | 第59-61页 |
| 参考文献 | 第61-63页 |
| 附录A Testbench 中模拟输入HDLC 帧 | 第63-65页 |
| 附录B HDLC 通道汇聚器FPGA 资源利用情况 | 第65-68页 |