TD-SCDMA系统下行码片级处理的研究与实现
摘要 | 第1-4页 |
Abstract | 第4-8页 |
第一章 绪论 | 第8-18页 |
·课题背景及发展现状 | 第8-15页 |
·第三代移动通信系统的概念 | 第8-10页 |
·TD-SCDMA的技术特点 | 第10-13页 |
·TD-SCDMA在中国的发展现状及演进方向 | 第13-15页 |
·课题研究意义 | 第15-16页 |
·课题任务及论文结构 | 第16-18页 |
第二章 TD-SCDMA物理层 | 第18-26页 |
·TD-SCDMA物理层概述 | 第18-19页 |
·多址接入方案 | 第18页 |
·信道编码方案 | 第18页 |
·调制和扩频方案 | 第18-19页 |
·物理层过程 | 第19页 |
·TD-SCDMA物理信道 | 第19-24页 |
·物理信道 | 第19-20页 |
·帧结构 | 第20-22页 |
·时隙结构 | 第22-24页 |
·本章小结 | 第24-26页 |
第三章 TD-SCDMA下行码片级处理的实现 | 第26-36页 |
·TD-SCDMA下行码片级处理的实现方法 | 第26-30页 |
·TD-SCDMA下行码片级处理流程 | 第26-27页 |
·TD-SCDMA下行码片级处理平台 | 第27-30页 |
·TD-SCDMA下行码片级处理的整体结构 | 第30-35页 |
·符号级数据处理电路 | 第30-31页 |
·下行时隙数据处理时间定标 | 第31-32页 |
·待调制符号数据存取 | 第32-33页 |
·跨时钟域转换异步FIFO | 第33-35页 |
·本章小结 | 第35-36页 |
第四章 数据域处理模块的FPGA设计及仿真 | 第36-56页 |
·常规码道符号级数据处理电路 | 第36-51页 |
·待调制符号级数据 | 第37-38页 |
·数据调制 | 第38-40页 |
·扩频处理 | 第40-42页 |
·加扰处理 | 第42-43页 |
·数据域码片定标 | 第43-44页 |
·常规码道处理控制电路 | 第44-51页 |
·E-HICH码道数据处理 | 第51-53页 |
·E-HICH概念 | 第51-52页 |
·E-HICH码道数据处理电路 | 第52-53页 |
·输出控制电路 | 第53-54页 |
·本章小结 | 第54-56页 |
第五章 训练序列处理模块的FPGA设计及仿真 | 第56-66页 |
·Midamble码生成过程 | 第56-58页 |
·训练序列码片定标 | 第58-59页 |
·Midamble码移位处理 | 第59-62页 |
·Midamble码的相关数据分时读取控制电路 | 第60-61页 |
·Midamble码移位处理电路 | 第61-62页 |
·Midamble码加权处理电路 | 第62-64页 |
·本章小结 | 第64-66页 |
第六章 下行导频时隙处理模块的FPGA设计及仿真 | 第66-72页 |
·下行导频码处理过程 | 第66-67页 |
·下行导频码片定标 | 第67-68页 |
·下行导频码相关数据分时读取控制 | 第68-70页 |
·下行导频码天线加权处理 | 第70-71页 |
·本章小结 | 第71-72页 |
第七章 天线加权模块的FPGA设计及仿真 | 第72-84页 |
·天线加权原理 | 第72-75页 |
·智能天线的基本概念 | 第72-73页 |
·智能天线的基本原理 | 第73-75页 |
·数据读取控制电路 | 第75-78页 |
·天线加权运算的时钟 | 第75-76页 |
·天线加权运算数据读取 | 第76-78页 |
·乘累加电路 | 第78-80页 |
·乘累加电路结构 | 第78-79页 |
·FPGA所用IP CORE | 第79-80页 |
·chip对齐FIFO | 第80-82页 |
·常规时隙chip对齐FIFO | 第80-81页 |
·下行导频时隙chip对齐FIFO | 第81-82页 |
·本章小结 | 第82-84页 |
第八章 系统整合及板级验证 | 第84-92页 |
·仿真 | 第84页 |
·FPGA资源占用 | 第84-85页 |
·在线验证 | 第85-88页 |
·输出天线IQ数据频谱 | 第88-91页 |
·本章小结 | 第91-92页 |
第九章 总结与展望 | 第92-94页 |
致谢 | 第94-96页 |
参考文献 | 第96-98页 |
研究成果 | 第98-99页 |
附录A 16QAM modulation map | 第99-100页 |
附录B 64QAM modulation map | 第100-103页 |