| 摘要 | 第4-6页 |
| Abstract | 第6-8页 |
| 1 绪论 | 第12-30页 |
| 1.1 全光数字逻辑的研究背景及研究意义 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-22页 |
| 1.3 全光逻辑的主要研究方法 | 第22-27页 |
| 1.4 本论文的主要工作 | 第27-30页 |
| 2 基于全光标准逻辑单元的可编程逻辑阵列(CLUs-PLA) | 第30-41页 |
| 2.1 引言 | 第30页 |
| 2.2 可编程逻辑阵列 | 第30-32页 |
| 2.3 光域实现可编程逻辑阵列面临的问题 | 第32-33页 |
| 2.4 基于全光标准逻辑单元的可编程逻辑阵列(CLUs-PLA) | 第33-39页 |
| 2.5 本章小结 | 第39-41页 |
| 3 基于SOA-滤波器构建的全光标准逻辑单元 | 第41-59页 |
| 3.1 引言 | 第41-42页 |
| 3.2 本论文所用的SOA理论模型 | 第42-43页 |
| 3.3 SOA级联滤波器数值模型 | 第43-47页 |
| 3.4 SOA-滤波器结构实现40Gb/s两/三输入CLU的实验研究 | 第47-53页 |
| 3.5 SOA-滤波器结构实现40Gb/s四输入CLU的实验研究 | 第53-57页 |
| 3.6 方案可重构可扩展性的讨论 | 第57-58页 |
| 3.7 本章小结 | 第58-59页 |
| 4 基于SOA-Sagnac环构建的全光标准逻辑单元 | 第59-73页 |
| 4.1 引言 | 第59页 |
| 4.2 SOA-Sagnac环实现逻辑单元的数值研究 | 第59-63页 |
| 4.3 20Gb/s可重构多输入或门和或非门 | 第63-68页 |
| 4.4 42Gb/s三输入CLU的实验研究 | 第68-71页 |
| 4.5 本章小结 | 第71-73页 |
| 5 基于HNLF构建的全光标准逻辑单元 | 第73-90页 |
| 5.1 引言 | 第73页 |
| 5.2 本论文所用的HNLF理论模型 | 第73-76页 |
| 5.3 基于HNLF中FWM实现同步多输入与门的数值研究 | 第76-79页 |
| 5.4 40Gb/s同步两输入和三输入CLU的实验研究 | 第79-85页 |
| 5.5 基于同步多输入CLUs构建的扩展型CLUs-PLA | 第85-87页 |
| 5.6 扩展型CLUs-PLA计算容量的讨论 | 第87-89页 |
| 5.7 本章小结 | 第89-90页 |
| 6 CLUs-PLA实例研究 | 第90-106页 |
| 6.1 引言 | 第90页 |
| 6.2 可重构全光全加器和全减器 | 第90-96页 |
| 6.3 4线-2线全光优先编码器 | 第96-100页 |
| 6.4 二进制乘法器 | 第100-104页 |
| 6.5 CLUs-PLA集成化的讨论 | 第104-105页 |
| 6.6 本章小结 | 第105-106页 |
| 7 总结与展望 | 第106-109页 |
| 致谢 | 第109-111页 |
| 参考文献 | 第111-125页 |
| 附录1 攻读博士期间发表的论文 | 第125-127页 |
| 附录2 英文缩写简表 | 第127-128页 |
