数字集成电路容忍软错误加固技术研究
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-24页 |
| 1.1 课题研究背景及意义 | 第16-19页 |
| 1.2 研究的对象 | 第19-20页 |
| 1.3 国内外研究现状 | 第20-21页 |
| 1.4 本文研究工作 | 第21-23页 |
| 1.4.1 研究内容 | 第21-22页 |
| 1.4.2 拟解决的问题及创新点 | 第22-23页 |
| 1.5 论文组织结构 | 第23-24页 |
| 第二章 软错误及其敏感性分析 | 第24-37页 |
| 2.1 电路可靠性问题 | 第24-27页 |
| 2.1.1 电路可靠性面临的挑战 | 第24-25页 |
| 2.1.2 影响可靠性的因素 | 第25-27页 |
| 2.2 软错误的产生 | 第27-30页 |
| 2.2.1 数字电路中的单粒子效应 | 第27页 |
| 2.2.2 单粒子瞬态和单粒子翻转 | 第27-30页 |
| 2.3 电路级软错误敏感性分析 | 第30-35页 |
| 2.3.1 设计原理概述 | 第30-31页 |
| 2.3.2 SER的计算 | 第31-33页 |
| 2.3.3 组合逻辑单元和时序逻辑单元SER分析 | 第33-35页 |
| 2.3.4 电路图形化显示 | 第35页 |
| 2.4 软错误的防护 | 第35-36页 |
| 2.5 本章小结 | 第36-37页 |
| 第三章 时序敏感的容软错误电路选择性加固方案 | 第37-52页 |
| 3.1 典型的一些加固技术 | 第37-42页 |
| 3.1.1 时序逻辑单元加固技术 | 第37-39页 |
| 3.1.2 组合逻辑单元的加固技术 | 第39-41页 |
| 3.1.3 软件实现的容错 | 第41-42页 |
| 3.2 选择性加固 | 第42-43页 |
| 3.3 时序敏感的选择性加固方案 | 第43-48页 |
| 3.3.1 构造容错时序单元 | 第43-44页 |
| 3.3.2 本方案操作流程 | 第44-46页 |
| 3.3.3 时序和面积开销分析 | 第46-47页 |
| 3.3.4 本方案实验结果及分析 | 第47-48页 |
| 3.4 与已有工作的比较 | 第48-50页 |
| 3.5 本章小结 | 第50-52页 |
| 第四章 时序优先的电路容错混合加固方案 | 第52-62页 |
| 4.1 组合逻辑软错误变化趋势 | 第52-53页 |
| 4.2 触发器选择和复制门法混合的加固策略 | 第53-57页 |
| 4.2.1 时序冗余的触发器替换方法的不足 | 第53页 |
| 4.2.2 高可靠性锁存器单元 | 第53-54页 |
| 4.2.3 复制门法 | 第54-55页 |
| 4.2.4 本策略具体实施 | 第55-57页 |
| 4.3 混合加固效果分析 | 第57-61页 |
| 4.3.1 实验结果及分析 | 第57-60页 |
| 4.3.2 与相关工作比较 | 第60-61页 |
| 4.4 本章小结 | 第61-62页 |
| 第五章 总结与展望 | 第62-64页 |
| 5.1 本文总结 | 第62-63页 |
| 5.2 下一步工作 | 第63-64页 |
| 参考文献 | 第64-69页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第69-70页 |
