面向可重构分组密码算法中Sbox的多端口高速存储器设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 研究背景 | 第9-12页 |
| 1.1.1 置换盒S-box特征介绍 | 第9-11页 |
| 1.1.2 半导体存储器的概述 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 论文研究内容及意义 | 第14页 |
| 1.4 论文组织结构 | 第14-17页 |
| 第二章 SRAM关键电路模块设计综述 | 第17-37页 |
| 2.1 SRAM基本结构及工作原理 | 第17-19页 |
| 2.2 传统SRAM关键电路设计综述 | 第19-32页 |
| 2.2.1 存储单元设计综述 | 第19-25页 |
| 2.2.2 译码单元设计综述 | 第25-29页 |
| 2.2.3 灵敏放大器设计综述 | 第29-32页 |
| 2.3 多端口存储器电路设计综述 | 第32-36页 |
| 2.4 本章小结 | 第36-37页 |
| 第三章 多端口存储单元及阵列设计 | 第37-57页 |
| 3.1 SRAM多端口存储单元主要设计指标 | 第37-39页 |
| 3.1.1 存储单元主要设计指标 | 第37-39页 |
| 3.1.2 总体设计方向 | 第39页 |
| 3.2 多端口存储单元的设计挑战 | 第39-42页 |
| 3.2.1 工艺参数变化增加对存储单元的影响 | 第40页 |
| 3.2.2 端口数增加对于版图结构的影响 | 第40-42页 |
| 3.3 四读一写多端口存储单元设计 | 第42-52页 |
| 3.3.1 多端口存储单元结构设计 | 第42-45页 |
| 3.3.2 多端口存储单元面积评估 | 第45-48页 |
| 3.3.3 多端口存储单元读操作评估 | 第48-52页 |
| 3.4 多端口存储器阵列设计 | 第52-55页 |
| 3.5 本章小结 | 第55-57页 |
| 第四章 译码器电路设计与实现 | 第57-67页 |
| 4.1 基本译码电路分析 | 第57-59页 |
| 4.2 改进型动态译码电路设计 | 第59-64页 |
| 4.2.1 单级NOR动态译码电路 | 第60-61页 |
| 4.2.2 多级NOR动态译码电路 | 第61-62页 |
| 4.2.3 改进多级NOR动态译码电路 | 第62-64页 |
| 4.3 仿真及结果比较 | 第64页 |
| 4.4 本章小结 | 第64-67页 |
| 第五章 版图设计及后仿真分析 | 第67-73页 |
| 5.1 多端口存储电路版图设计 | 第67-68页 |
| 5.2 多端口存储器电路后仿真分析 | 第68-70页 |
| 5.2.1 读写功能分析 | 第69页 |
| 5.2.2 读操作速度分析 | 第69-70页 |
| 5.2.3 存储电路性能分析 | 第70页 |
| 5.3 多端口存储器电路应用 | 第70-72页 |
| 5.4 本章小结 | 第72-73页 |
| 第六章 总结与展望 | 第73-75页 |
| 6.1 总结 | 第73-74页 |
| 6.2 展望 | 第74-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-80页 |
