| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究背景 | 第10-12页 |
| 1.2 国内外研究现状与趋势 | 第12-13页 |
| 1.2.1 无线电监测接收技术发展现状 | 第12-13页 |
| 1.2.2 信道化接收技术的研究现状 | 第13页 |
| 1.3 本文的主要工作 | 第13-15页 |
| 第2章 通信信号采集接收基本理论 | 第15-24页 |
| 2.1 带通采样技术 | 第15-16页 |
| 2.2 正交下变频技术 | 第16-19页 |
| 2.3 多信道接收技术 | 第19-23页 |
| 2.3.1 带通抽取滤波器 | 第20-21页 |
| 2.3.2 低通滤波器组 | 第21页 |
| 2.3.3 多相抽取滤波技术 | 第21-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第3章 信道化整体结构的设计 | 第24-31页 |
| 3.1 信道个数及划分方式 | 第24-25页 |
| 3.2 抽取倍数 | 第25-26页 |
| 3.3 原型低通滤波器的设计 | 第26-28页 |
| 3.4 整体结构的数学推导 | 第28-30页 |
| 3.5 本章小结 | 第30-31页 |
| 第4章 信道化接收机的软硬件仿真 | 第31-41页 |
| 4.1 SIMULINK模型仿真 | 第31-37页 |
| 4.1.1 仿真激励的产生 | 第31-34页 |
| 4.1.2 信道化处理部分 | 第34-35页 |
| 4.1.3 仿真结果及分析 | 第35-37页 |
| 4.2 SYSGEN的硬件仿真 | 第37-40页 |
| 4.3 本章小结 | 第40-41页 |
| 第5章 基于VERILOG HDL的信道化接收机硬件实现 | 第41-56页 |
| 5.1 FPGA内部模块设计 | 第41-49页 |
| 5.1.1 系统总体结构 | 第41页 |
| 5.1.2 时钟及复位管理模块 | 第41-44页 |
| 5.1.3 串并转换模块 | 第44页 |
| 5.1.4 数字下变频 | 第44-45页 |
| 5.1.5 多相滤波器模块 | 第45-47页 |
| 5.1.6 相位旋转模块 | 第47-48页 |
| 5.1.7 DFT模块 | 第48-49页 |
| 5.1.8 频谱计算模块 | 第49页 |
| 5.2 信道化接收机的整体功能仿真 | 第49-50页 |
| 5.3 接收机的硬件测试 | 第50-54页 |
| 5.3.1 FPGA资源消耗情况 | 第50-51页 |
| 5.3.2 约束添加 | 第51-52页 |
| 5.3.3 硬件测试结果 | 第52-54页 |
| 5.4 本章小结 | 第54-56页 |
| 总结与未来的工作 | 第56-57页 |
| 致谢 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 攻读硕士学位期间发表的论文及科研成果 | 第61页 |