基于system verilog的以太网MAC控制器的验证
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第7-13页 |
| 1.1 研究背景及意义 | 第7-8页 |
| 1.2 国内外研究现状 | 第8-10页 |
| 1.3 本文主要工作及内容安排 | 第10页 |
| 1.4 论文组织结构 | 第10-13页 |
| 2 System Verilog及验证方法概述 | 第13-23页 |
| 2.1 System Verilog概述 | 第13-15页 |
| 2.1.1 主流的验证语言 | 第13-14页 |
| 2.1.2 System Verilog的优势 | 第14-15页 |
| 2.2 UVM验证方法学 | 第15-22页 |
| 2.2.1 UVM验证方法学 | 第15-16页 |
| 2.2.2 UVM验证平台 | 第16-17页 |
| 2.2.3 UVM组织结构 | 第17-19页 |
| 2.2.4 UVM的phase机制 | 第19-20页 |
| 2.2.5 UVM的objection机制 | 第20页 |
| 2.2.6 UVM中的事务机制 | 第20-21页 |
| 2.2.7 sequence机制 | 第21-22页 |
| 2.2.8 config_db机制 | 第22页 |
| 2.3 本章小结 | 第22-23页 |
| 3 以太网MAC协议简介及物理实现 | 第23-57页 |
| 3.1 以太网MAC协议简介 | 第23-28页 |
| 3.1.1 以太网的发展史 | 第23-24页 |
| 3.1.2 以太网层协议 | 第24-25页 |
| 3.1.3 以太网数据帧格式 | 第25-26页 |
| 3.1.4 以太网的介质访问控制 | 第26-28页 |
| 3.2 以太网MAC控制器的实现 | 第28-56页 |
| 3.2.1 MAC功能定义 | 第28-29页 |
| 3.2.2 MAC模块划分 | 第29-30页 |
| 3.2.3 发送模块（TX）设计 | 第30-42页 |
| 3.2.4 接收模块（RX）设计 | 第42-49页 |
| 3.2.5 流量控制模块设计 | 第49-53页 |
| 3.2.6 MII接口模块设计 | 第53-54页 |
| 3.2.7 寄存器模块设计 | 第54-56页 |
| 3.2.8 MAC状态模块设计 | 第56页 |
| 3.3 本章小结 | 第56-57页 |
| 4 定向验证 | 第57-65页 |
| 4.1 验证活动 | 第57页 |
| 4.2 验证方案 | 第57-58页 |
| 4.3 定向验证 | 第58-63页 |
| 4.3.1 接收模块定向验证 | 第58-60页 |
| 4.3.2 发送模块定向验证 | 第60-62页 |
| 4.3.3 控制模块定向验证 | 第62-63页 |
| 4.3.4 MII模块定向验证 | 第63页 |
| 4.4 本章小结 | 第63-65页 |
| 5 随机测试和覆盖率分析 | 第65-79页 |
| 5.1 测试点分析 | 第65-66页 |
| 5.2 验证平台搭建 | 第66-73页 |
| 5.2.1 事务 | 第67页 |
| 5.2.2 接口 | 第67-68页 |
| 5.2.3 驱动器 | 第68-69页 |
| 5.2.4 监视器 | 第69页 |
| 5.2.5 代理 | 第69-70页 |
| 5.2.6 参考模型 | 第70页 |
| 5.2.7 记分板 | 第70页 |
| 5.2.8 序列发生器 | 第70-71页 |
| 5.2.9 序列 | 第71页 |
| 5.2.10 寄存器模型 | 第71-72页 |
| 5.2.11 环境 | 第72页 |
| 5.2.12 测试用例 | 第72页 |
| 5.2.13 顶层模块 | 第72-73页 |
| 5.3 激励产生机制 | 第73-74页 |
| 5.4 覆盖率分析 | 第74-78页 |
| 5.4.1 整体覆盖率 | 第74-75页 |
| 5.4.2 代码覆盖率 | 第75页 |
| 5.4.3 行覆盖率 | 第75-76页 |
| 5.4.4 条件覆盖率 | 第76页 |
| 5.4.5 状态机覆盖率 | 第76-77页 |
| 5.4.6 功能覆盖率 | 第77-78页 |
| 5.5 本章小结 | 第78-79页 |
| 6 总结与展望 | 第79-81页 |
| 6.1 总结 | 第79页 |
| 6.2 展望 | 第79-81页 |
| 致谢 | 第81-83页 |
| 参考文献 | 第83-85页 |
