摘要 | 第4-5页 |
ABSTRACT | 第5-6页 |
第一章 绪论 | 第10-14页 |
1.1 课题背景 | 第10页 |
1.2 发展现状 | 第10-11页 |
1.3 课题研究的意义 | 第11页 |
1.4 论文的主要工作及内容安排 | 第11-14页 |
第二章 同步系统中基础技术的研究 | 第14-32页 |
2.1 同步链路的整体结构 | 第14-15页 |
2.2 同步信号 | 第15-20页 |
2.2.1 OFDM帧结构 | 第15-16页 |
2.2.2 训练序列 | 第16-19页 |
2.2.3 导频 | 第19-20页 |
2.3 分组检测(帧同步) | 第20-21页 |
2.3.1 基本功能及原理 | 第20页 |
2.3.2 模块仿真结果 | 第20-21页 |
2.4 载波同步 | 第21-23页 |
2.4.1 基本功能及原理 | 第21-23页 |
2.4.2 模块仿真结果 | 第23页 |
2.5 符号同步 | 第23-26页 |
2.5.1 基本功能及原理 | 第23-24页 |
2.5.2 剩余相位跟踪 | 第24-26页 |
2.5.3 模块仿真结果 | 第26页 |
2.6 采样频率同步及信道估计 | 第26-28页 |
2.6.1 最小二乘法 | 第27页 |
2.6.2 θl,kj的计算过程 | 第27-28页 |
2.6.3 线性插值法及其仿真结果 | 第28页 |
2.7 整体链路仿真结果 | 第28-31页 |
2.8 本章总结 | 第31-32页 |
第三章 载波同步新算法的研究 | 第32-44页 |
3.1 梳状滤波器(均值处理) | 第32-36页 |
3.2 加权均值滤波器 | 第36-40页 |
3.3 自适应权值滤波器 | 第40-42页 |
3.4 经修正后整体链路的仿真结果 | 第42-43页 |
3.5 本章总结 | 第43-44页 |
第四章 同步系统的硬件设计 | 第44-74页 |
4.1 FPGA硬件设计平台与开发流程介绍 | 第44-46页 |
4.2 同步系统硬件设计的总体结构 | 第46-47页 |
4.3 同步信号模块 | 第47-49页 |
4.3.1 同步信号模块实现架构与模块介绍 | 第47-48页 |
4.3.2 同步信号模块硬件测试与结果分析 | 第48-49页 |
4.4 分组检测 | 第49-51页 |
4.4.1 分组检测模块实现架构与模块介绍 | 第49页 |
4.4.2 滑动窗口 | 第49-50页 |
4.4.3 分组检测模块硬件测试与结果分析 | 第50-51页 |
4.5 载波同步 | 第51-57页 |
4.5.1 载波同步模块实现架构与模块介绍 | 第51-52页 |
4.5.2 CORDIC算法核介绍 | 第52-54页 |
4.5.3 适用于载波同步的梳状滤波器 | 第54-55页 |
4.5.4 加权均值滤波器的实现方法 | 第55-57页 |
4.5.5 载波同步模块硬件测试与结果分析 | 第57页 |
4.6 符号同步 | 第57-59页 |
4.6.1 符号同步模块实现架构与模块介绍 | 第57-58页 |
4.6.2 符号同步模块硬件测试与结果分析 | 第58-59页 |
4.7 采样频率同步及信道估计 | 第59-61页 |
4.7.1 模块实现架构与模块介绍 | 第59-60页 |
4.7.2 采样频率同步及信道估计模块硬件测试与结果分析 | 第60-61页 |
4.8 发送端FPGA板与接收端FPGA板的互连 | 第61-70页 |
4.8.1 NIOS Ⅱ嵌入式处理器介绍 | 第61-63页 |
4.8.2 三台以太网软核 | 第63-66页 |
4.8.3 Avalon-ST接口标准 | 第66-68页 |
4.8.4 以太网传输接口的硬件测试与结果分析 | 第68-70页 |
4.9 与实验室既有调制编码链路的联调测试及最终仿真结果 | 第70-73页 |
4.9.1 实验室已有链路简介 | 第70-71页 |
4.9.2 模块连接结构 | 第71页 |
4.9.3 整体链路的仿真性能 | 第71-72页 |
4.9.4 整体链路的资源消耗复杂度、吞吐分析 | 第72-73页 |
4.10 本章总结 | 第73-74页 |
第五章 总结与展望 | 第74-76页 |
5.1 论文总结 | 第74页 |
5.2 下一步研究工作 | 第74-76页 |
参考文献 | 第76-80页 |
附录 | 第80-82页 |
致谢 | 第82-83页 |
作者攻读学位期间发表的学术论文目录 | 第83页 |