| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 雷达现状 | 第13-14页 |
| 1.3.1 雷达发展历史 | 第13-14页 |
| 1.3.2 雷达发展现状 | 第14页 |
| 1.4 雷达定时器 | 第14-15页 |
| 1.4.1 雷达定时器简介 | 第14页 |
| 1.4.2 雷达定时器现状 | 第14-15页 |
| 1.5 本文所要研究的主要内容 | 第15-17页 |
| 1.6 论文的组织结构 | 第17-18页 |
| 第二章 FPGA动态部分重构原理 | 第18-28页 |
| 2.1 FPGA简介 | 第18-24页 |
| 2.1.1 FPGA的发展历史 | 第18页 |
| 2.1.2 基本逻辑结构 | 第18-20页 |
| 2.1.3 FPGA编程工艺 | 第20-22页 |
| 2.1.4 FPGA设计流程 | 第22-24页 |
| 2.2 可重构概念及原理 | 第24-27页 |
| 2.2.1 重构系统 | 第24页 |
| 2.2.2 FPGA动态可重构技术 | 第24-27页 |
| 2.3 小结 | 第27-28页 |
| 第三章 FPGA动态部分重构的设计研究 | 第28-48页 |
| 3.1 局部动态可重构设计方法及流程 | 第28-33页 |
| 3.1.1 基于差异的可重构设计方法 | 第28页 |
| 3.1.2 基于模块的可重构设计方法 | 第28-30页 |
| 3.1.3 基于bitstreams的可重构设计方法 | 第30-31页 |
| 3.1.4 EAPR设计方法 | 第31-33页 |
| 3.2 可重构系统构架的分析 | 第33-47页 |
| 3.2.1 典型的可重构系统平台 | 第33-38页 |
| 3.2.2 局部动态可重构系统构架研究 | 第38-43页 |
| 3.2.3 数据配置过程的分析 | 第43-47页 |
| 3.3 小结 | 第47-48页 |
| 第四章 基于重构技术雷达定时器的FPGA设计 | 第48-73页 |
| 4.1 硬件平台设计 | 第48-49页 |
| 4.1.1 接口方案设计 | 第48页 |
| 4.1.2 FPGA芯片选型 | 第48-49页 |
| 4.1.3 接口芯片选型 | 第49页 |
| 4.2 基于HDL的FPGA设计与有限状态机 | 第49-51页 |
| 4.3 雷达定时器的FPGA设计 | 第51-72页 |
| 4.3.1 窄脉冲产生模块设计 | 第52-55页 |
| 4.3.2 计算机控制数据接收、分离及回传电路 | 第55-62页 |
| 4.3.3 采样提前量计算以及采样次数计算模块 | 第62-66页 |
| 4.3.4 状态输出以及状态复位电路 | 第66-67页 |
| 4.3.5 编码脉冲产生器电路 | 第67-69页 |
| 4.3.6 雷达定时器连线及综合 | 第69-71页 |
| 4.3.7 测试及结论 | 第71-72页 |
| 4.4 小结 | 第72-73页 |
| 第五章 结论和展望 | 第73-76页 |
| 5.1 结论 | 第73页 |
| 5.2 展望 | 第73-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-81页 |