低速率毫米波通信数据链研究与验证
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 缩略词表 | 第13-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 研究背景与意义 | 第14-15页 |
| 1.2 研究内容与贡献 | 第15页 |
| 1.3 论文结构与安排 | 第15-18页 |
| 第二章 数据链发展现状与趋势 | 第18-27页 |
| 2.1 引言 | 第18页 |
| 2.2 国内外数据链发展与趋势 | 第18-23页 |
| 2.2.1 美军数据链发展现状 | 第18-22页 |
| 2.2.2 前苏联数据链发展现状 | 第22页 |
| 2.2.3 国内数据链研究现状 | 第22-23页 |
| 2.2.4 数据链发展趋势 | 第23页 |
| 2.3 数据链的关键技术 | 第23-25页 |
| 2.3.1 调制解调技术 | 第23-24页 |
| 2.3.2 扩展频谱技术 | 第24-25页 |
| 2.3.3 差错控制编码 | 第25页 |
| 2.4 本章小结 | 第25-27页 |
| 第三章 物理层传输需求与分析 | 第27-33页 |
| 3.1 引言 | 第27页 |
| 3.2 设计目标 | 第27-28页 |
| 3.3 物理层链路需求 | 第28-32页 |
| 3.3.1 直接序列扩频 | 第28-29页 |
| 3.3.2 多普勒效应分析 | 第29-30页 |
| 3.3.3 自由空间损耗 | 第30-31页 |
| 3.3.4 物理层链路预算分析 | 第31-32页 |
| 3.4 本章小结 | 第32-33页 |
| 第四章 物理层传输方案设计 | 第33-58页 |
| 4.1 引言 | 第33页 |
| 4.2 物理层帧格式设计与组帧流程 | 第33-34页 |
| 4.3 物理层信号处理过程 | 第34-35页 |
| 4.4 基带处理 | 第35-37页 |
| 4.4.1 CRC编码 | 第35页 |
| 4.4.2 信道编译码 | 第35-36页 |
| 4.4.3 直接序列扩频 | 第36-37页 |
| 4.5 数字中频设计方案 | 第37-46页 |
| 4.5.1 数字中频整体设计方案 | 第37-40页 |
| 4.5.2 多相滤波器结构设计方案 | 第40-44页 |
| 4.5.3 多相数字滤波仿真分析 | 第44-46页 |
| 4.6 载波同步方案设计 | 第46-56页 |
| 4.6.1 基于快速傅里叶变换的频偏补偿 | 第46-47页 |
| 4.6.2 锁相环载波同步 | 第47-53页 |
| 4.6.3 锁相环载波同步仿真 | 第53-56页 |
| 4.7 全链路误比特性能仿真 | 第56-57页 |
| 4.8 本章小结 | 第57-58页 |
| 第五章 链路关键技术的FPGA实现 | 第58-69页 |
| 5.1 引言 | 第58页 |
| 5.2 FPGA开发环境介绍 | 第58页 |
| 5.3 物理层实现总体框架 | 第58-59页 |
| 5.4 物理层发送端的实现 | 第59-64页 |
| 5.4.1 发送端总体实现 | 第59-60页 |
| 5.4.2 发送端的关键子模块实现 | 第60-64页 |
| 5.5 物理层接收端的实现 | 第64-67页 |
| 5.5.1 接收端顶层模块设计 | 第64-65页 |
| 5.5.2 接收端的关键子模块实现 | 第65-67页 |
| 5.5.3 锁相环载波同步模块调试遇到问题 | 第67页 |
| 5.6 资源开销 | 第67-68页 |
| 5.7 本章小节 | 第68-69页 |
| 第六章 测试与性能分析 | 第69-77页 |
| 6.1 引言 | 第69页 |
| 6.2 测试平台与测试条件 | 第69-71页 |
| 6.3 锁相环载波同步测试 | 第71-75页 |
| 6.4 物理层链路误比特率测试 | 第75-76页 |
| 6.5 本章小结 | 第76-77页 |
| 第七章 结束语 | 第77-78页 |
| 7.1 本文总结及主要贡献 | 第77页 |
| 7.2 下一步工作建议 | 第77-78页 |
| 致谢 | 第78-79页 |
| 参考文献 | 第79-82页 |
| 个人简历 | 第82-83页 |
| 攻读硕士学位期间的研究成果 | 第83-84页 |
