FPGA片内延时锁相环架构研究与设计
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-14页 |
| 第一章 绪论 | 第14-19页 |
| ·论文的研究背景 | 第14-15页 |
| ·论文的研究目的和意义 | 第15页 |
| ·国内外研究进展 | 第15-17页 |
| ·本论文主要的内容及结构 | 第17-19页 |
| 第二章 FPGA 片内DLL 工作原理 | 第19-32页 |
| ·锁相环在FPGA 时钟网路中的作用 | 第19页 |
| ·DLL 与PLL 比较 | 第19-21页 |
| ·DLL 工作原理 | 第21-31页 |
| ·DLL 原理概述 | 第21-23页 |
| ·DLL 模块化结构及工作原理 | 第23-26页 |
| ·子模块结构及工作原理 | 第26-28页 |
| ·OSDLL 工作原理 | 第28-31页 |
| ·本章总结 | 第31-32页 |
| 第三章 FPGA 片内DLL 架构设计 | 第32-51页 |
| ·DLL 架构概述 | 第32页 |
| ·数字控制逻辑设计 | 第32-38页 |
| ·鉴相器(Phase Detector)设计 | 第38-42页 |
| ·鉴相器结构 | 第38-39页 |
| ·鉴相器电路设计 | 第39-42页 |
| ·延时链系统设计 | 第42-45页 |
| ·基本延时单元 | 第42页 |
| ·延时链电路设计 | 第42-45页 |
| ·LDO 设计 | 第45-46页 |
| ·时钟生成模块设计 | 第46-48页 |
| ·OSDLL 架构设计 | 第48-50页 |
| ·本章总结 | 第50-51页 |
| 第四章 DLL 功能与性能仿真及流片结果 | 第51-65页 |
| ·FPGA 片内DLL 整体参数仿真 | 第51-54页 |
| ·鉴相器参数仿真 | 第54页 |
| ·LDO 参数设计与仿真 | 第54-56页 |
| ·DLL 主要功能仿真 | 第56-60页 |
| ·混合仿真 | 第60-62页 |
| ·OSDLL 仿真结果 | 第62-63页 |
| ·FPGA 芯片流片结果 | 第63-64页 |
| ·本章总结 | 第64-65页 |
| 第五章 DLL 模块多种环境下的应用 | 第65-72页 |
| ·DLL 在FPGA 中时钟管理功能 | 第65-66页 |
| ·DLL 测试功能 | 第66-68页 |
| ·FPGA 芯片在太空中的应用 | 第68-71页 |
| ·SEU 效应 | 第68页 |
| ·TMR 技术 | 第68-69页 |
| ·冗余技术在FPGA 整体设计中的应用 | 第69-70页 |
| ·DLL TMR 设计 | 第70-71页 |
| ·本章总结 | 第71-72页 |
| 第六章 结论和展望 | 第72-74页 |
| ·结论 | 第72-73页 |
| ·展望 | 第73-74页 |
| 参考文献 | 第74-76页 |
| 攻读硕士学位期间发表的论文 | 第76-77页 |
