| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第16-18页 |
| 1.1 课题的研究背景与意义 | 第16-17页 |
| 1.2 论文的主要内容和章节安排 | 第17-18页 |
| 第2章 eMMC 协议简介 | 第18-36页 |
| 2.1 eMMC 设备的内部结构 | 第18-20页 |
| 2.1.1 设备的功能引脚定义 | 第18-19页 |
| 2.1.2 设备的内部结构 | 第19-20页 |
| 2.2 eMMC 设备内部寄存器的介绍 | 第20-21页 |
| 2.2.1 设备的识别寄存器（CID） | 第20页 |
| 2.2.2 设备的操作条件寄存器（OCR） | 第20-21页 |
| 2.2.3 设备的相对地址寄存器（RCA） | 第21页 |
| 2.2.4 设备的驱动寄存器（DSR） | 第21页 |
| 2.2.5 设备的专用数据寄存器（CSD） | 第21页 |
| 2.2.6 设备的扩展专用数据寄存器（EXT_CSD） | 第21页 |
| 2.3 eMMC 设备的工作模式分析 | 第21-26页 |
| 2.3.1 引导操作模式 | 第22-23页 |
| 2.3.2 设备的识别操作模式 | 第23-24页 |
| 2.3.3 中断传输模式 | 第24-25页 |
| 2.3.4 数据传输模式 | 第25-26页 |
| 2.3.5 非活动状态 | 第26页 |
| 2.4 eMMC 的命令和应答 | 第26-29页 |
| 2.4.1 命令 | 第26-27页 |
| 2.4.1.1 命令的类型 | 第26页 |
| 2.4.1.2 命令的格式 | 第26-27页 |
| 2.4.2 应答 | 第27-28页 |
| 2.4.3 命令和应答的时序 | 第28-29页 |
| 2.4.3.1 命令和应答之间的时序 | 第28页 |
| 2.4.3.2 两条命令之间的时序 | 第28-29页 |
| 2.5 eMMC 的数据传输 | 第29-34页 |
| 2.5.1 数据的传输格式 | 第29-30页 |
| 2.5.2 数据的读取 | 第30-32页 |
| 2.5.2.1 数据块的读 | 第30-31页 |
| 2.5.2.2 读数据块的时序 | 第31-32页 |
| 2.5.3 数据的写入 | 第32-34页 |
| 2.5.3.1 数据块的写 | 第32-33页 |
| 2.5.3.2 写操作的时序 | 第33-34页 |
| 2.6 数据传输的错误保护 | 第34-35页 |
| 2.6.1 CRC7 | 第35页 |
| 2.6.2 CRC16 | 第35页 |
| 2.7 本章总结 | 第35-36页 |
| 第3章 eMMC 通信接口的设计与实现 | 第36-65页 |
| 3.1 eMMC 接口功能特性的概述 | 第36-38页 |
| 3.1.1 只支持主模式 | 第36页 |
| 3.1.2 支持三种数据总线宽度的模式 | 第36页 |
| 3.1.3 支持 eMMC 设备和 SD 卡的通信 | 第36-37页 |
| 3.1.4 芯片可编程给设备的输出时钟 | 第37页 |
| 3.1.5 支持错误检测功能 | 第37页 |
| 3.1.6 支持中断请求功能 | 第37-38页 |
| 3.1.7 支持低功耗模式 | 第38页 |
| 3.2 eMMC 接口的系统级设计 | 第38-40页 |
| 3.2.1 eMMCI 模块的系统结构图 | 第38-39页 |
| 3.2.2 MLB 总线接口模块 | 第39页 |
| 3.2.3 系统信号模块 | 第39页 |
| 3.2.4 中断控制模块 | 第39页 |
| 3.2.5 PAD 接口模块 | 第39-40页 |
| 3.2.6 数据 RAM 的接口模块 | 第40页 |
| 3.3 eMMC 接口的模块级设计 | 第40-64页 |
| 3.3.1 时钟及复位控制模块的设计 | 第40-41页 |
| 3.3.1.1 时钟模块的设计 | 第40-41页 |
| 3.3.1.2 复位控制模块的设计 | 第41页 |
| 3.3.2 同步电路的设计 | 第41-45页 |
| 3.3.2.1 亚稳态的基本概念 | 第42页 |
| 3.3.2.2 控制信号的同步 | 第42-43页 |
| 3.3.2.3 状态信号的同步 | 第43-45页 |
| 3.3.3 MLB 总线接口模块的设计 | 第45-48页 |
| 3.3.4 CRC 校验模块的设计 | 第48-49页 |
| 3.3.4.1 CRC7 的实现 | 第48页 |
| 3.3.4.2 CRC16 的实现 | 第48-49页 |
| 3.3.4.3 发送方与接收方的处理 | 第49页 |
| 3.3.5 命令的发送及应答的接收模块的设计 | 第49-52页 |
| 3.3.5.1 命令帧的发送 | 第49-50页 |
| 3.3.5.2 等待应答的接收及超时检测 | 第50页 |
| 3.3.5.3 应答帧的接收 | 第50-51页 |
| 3.3.5.4 命令事务状态机的设计 | 第51-52页 |
| 3.3.6 数据的发送及接收模块的设计 | 第52-60页 |
| 3.3.6.1 数据的发送 | 第53-54页 |
| 3.3.6.2 数据的接收 | 第54-55页 |
| 3.3.6.3 引导操作的设计 | 第55-56页 |
| 3.3.6.4 数据传输状态下超时的检测及报告设计 | 第56-57页 |
| 3.3.6.5 数据传输时自动发送停止命令的设计 | 第57-58页 |
| 3.3.6.6 数据事务的状态机设计 | 第58-60页 |
| 3.3.7 中断请求模块的设计 | 第60-61页 |
| 3.3.8 RAM 接口模块的设计 | 第61-62页 |
| 3.3.9 PAD 模块的设计 | 第62-63页 |
| 3.3.10 本设计的低功耗设计 | 第63-64页 |
| 3.3.10.1 模块使能时钟 | 第63页 |
| 3.3.10.2 门控时钟技术的运用 | 第63-64页 |
| 3.4 本章总结 | 第64-65页 |
| 第4章 仿真结果与分析 | 第65-84页 |
| 4.1 功能仿真 | 第65-80页 |
| 4.1.1 时钟及复位控制模块的验证 | 第65-67页 |
| 4.1.1.1 时钟控制模块的验证 | 第65-66页 |
| 4.1.1.2 复位功能模块的验证 | 第66-67页 |
| 4.1.2 CRC 校验模块的验证 | 第67-68页 |
| 4.1.2.1 CRC7 的验证 | 第67页 |
| 4.1.2.2 CRC16 的验证 | 第67-68页 |
| 4.1.3 命令传输功能的验证 | 第68-71页 |
| 4.1.3.1 无应答命令的验证 | 第68-69页 |
| 4.1.3.2 48 位长度应答命令的验证 | 第69-70页 |
| 4.1.3.3 136 位长度应答命令的验证 | 第70-71页 |
| 4.1.3.4 带忙状态的命令的验证 | 第71页 |
| 4.1.4 数据传输功能的验证 | 第71-76页 |
| 4.1.4.1 引导操作的验证 | 第71-73页 |
| 4.1.4.2 普通数据传输的验证 | 第73-76页 |
| 4.1.5 错误检查机制的验证 | 第76-79页 |
| 4.1.5.1 CRC 错误的检查机制验证 | 第76-78页 |
| 4.1.5.2 超时错误的检查机制验证 | 第78-79页 |
| 4.1.6 中断功能的验证 | 第79-80页 |
| 4.2 后提取验证 | 第80页 |
| 4.3 FPGA 验证 | 第80-83页 |
| 4.4 本章总结 | 第83-84页 |
| 第5章 结束语 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-88页 |
| 攻读学位期间发表的学术论文及参加科研情况 | 第88-89页 |
