| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-13页 |
| 1.1 研究背景 | 第10页 |
| 1.2 多核处理器的发展和应用 | 第10-11页 |
| 1.3 主要工作 | 第11页 |
| 1.4 本论文的结构安排 | 第11-13页 |
| 第二章 多核DSP阵列处理板总体设计方案 | 第13-23页 |
| 2.1 阵列处理板功能指标需求 | 第13页 |
| 2.2 处理板主要器件的选型 | 第13-20页 |
| 2.2.1 DSP芯片选型 | 第13-17页 |
| 2.2.2 FPGA芯片选型 | 第17-18页 |
| 2.2.3 核心交换芯片选型 | 第18-20页 |
| 2.2.4 CPLD芯片选型 | 第20页 |
| 2.3 多核DSP阵列处理板设计方案 | 第20-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第三章 阵列处理板硬件设计 | 第23-41页 |
| 3.1 阵列处理器存储电路设计 | 第23-26页 |
| 3.1.1 TMS320C6678存储电路设计 | 第23-25页 |
| 3.1.2 FPGA配置电路设计 | 第25-26页 |
| 3.2 阵列处理板时钟设计 | 第26-30页 |
| 3.2.1 处理板DSP时钟设计 | 第27-29页 |
| 3.2.2 FPGA时钟设计 | 第29-30页 |
| 3.3 阵列处理板电源设计 | 第30-38页 |
| 3.3.1 处理板系统电源分析 | 第30-33页 |
| 3.3.2 阵列处理板电源设计 | 第33-36页 |
| 3.3.3 处理板系统上电时序设计 | 第36-38页 |
| 3.4 处理板JTAG调试接口电路设计 | 第38-40页 |
| 3.5 PCB叠层设计 | 第40页 |
| 3.6 本章小结 | 第40-41页 |
| 第四章 高速串行互联接口设计与实现 | 第41-54页 |
| 4.1 串行RAPID IO（SRIO）接口设计实现 | 第42-46页 |
| 4.1.1 SRIO接口硬件设计 | 第42-45页 |
| 4.1.2 SRIO接口测试 | 第45-46页 |
| 4.2 PCI-EXPRESS接口设计与实现 | 第46-50页 |
| 4.2.1 PCI-EXPRESS接口硬件设计 | 第46-50页 |
| 4.2.2 PCI-EXPRESS接口测试 | 第50页 |
| 4.3 HYPERLINK接口设计与实现 | 第50-53页 |
| 4.4 本章小结 | 第53-54页 |
| 第五章 多核DSP加载代码程序设计 | 第54-61页 |
| 5.1 多核DSP的EMIF16模式加载 | 第55-58页 |
| 5.2 多核DSP的SRIO模式加载 | 第58-60页 |
| 5.3 本章小结 | 第60-61页 |
| 第六章 多核并行处理能力验证 | 第61-69页 |
| 6.1 脉冲压缩实现原理 | 第61页 |
| 6.2 快速傅里叶变换算法 | 第61-64页 |
| 6.2.1 DFT的计算量 | 第62页 |
| 6.2.2 时间抽选基 2FFT算法(库里—图基算法) | 第62-63页 |
| 6.2.3 蝶形计算 | 第63页 |
| 6.2.4 FFT算法与直接DFT算法的比较 | 第63-64页 |
| 6.3 多核并行处理测试 | 第64-68页 |
| 6.4 本章小结 | 第68-69页 |
| 第七章 结论 | 第69-71页 |
| 7.1 本文的主要贡献 | 第69页 |
| 7.2 下一步工作的展望 | 第69-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-74页 |