| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第13-20页 |
| 1.1 课题研究背景 | 第13-14页 |
| 1.2 LDPC码的发展历程 | 第14-15页 |
| 1.3 LDPC码的研究现状 | 第15-18页 |
| 1.4 论文的主要内容 | 第18-19页 |
| 1.5 论文的组织结构 | 第19-20页 |
| 第二章 LDPC码编译码基本原理 | 第20-40页 |
| 2.1 LDPC码基本理论 | 第20-25页 |
| 2.1.1 线性分组码 | 第20-21页 |
| 2.1.2 LDPC码的定义及图模型表示 | 第21-24页 |
| 2.1.3 LDPC码的构造准则及方法 | 第24-25页 |
| 2.2 LDPC码的编码算法 | 第25-28页 |
| 2.2.1 全下三角形式的编码算法 | 第25-26页 |
| 2.2.2 基于近似下三角矩阵的编码 | 第26-28页 |
| 2.3 LDPC码的译码算法 | 第28-33页 |
| 2.3.1 比特翻转译码算法 | 第28-29页 |
| 2.3.2 置信传播译码算法 | 第29-32页 |
| 2.3.3 最小和译码算法及其改进算法 | 第32-33页 |
| 2.4 译码算法的性能仿真分析 | 第33-39页 |
| 2.4.1 迭代次数对译码性能的影响 | 第34-35页 |
| 2.4.2 码长对译码性能的影响 | 第35-36页 |
| 2.4.3 码率对译码性能的影响 | 第36-37页 |
| 2.4.4 译码算法性能对比分析 | 第37-38页 |
| 2.4.5 译码算法的复杂度对比分析 | 第38-39页 |
| 2.5 本章小结 | 第39-40页 |
| 第三章 准双对角线结构LDPC译码器的设计 | 第40-58页 |
| 3.1 准双对角线结构LDPC码的构造方法 | 第40-47页 |
| 3.1.1 采用准双对角线结构的优势 | 第40-41页 |
| 3.1.2 准双对角线校验矩阵的构造方法 | 第41-44页 |
| 3.1.3 准双对角线结构的快速编码算法 | 第44-46页 |
| 3.1.4 准双对角线结构的编码电路设计 | 第46-47页 |
| 3.2 基于FPGA实现的串行译码算法研究 | 第47-51页 |
| 3.2.1 基于校验节点更新的串行消息传递机制 | 第47-48页 |
| 3.2.2 基于校验节点更新的串行NMS译码算法 | 第48-49页 |
| 3.2.3 串行NMS算法的性能仿真分析 | 第49-51页 |
| 3.3 译码器设计参数的选择 | 第51-54页 |
| 3.3.1 最大迭代次数的选择 | 第51-52页 |
| 3.3.2 归一化因子的确定 | 第52-53页 |
| 3.3.3 量化位数的选择 | 第53-54页 |
| 3.4 LDPC译码器硬件架构 | 第54-57页 |
| 3.4.1 译码器的基本硬件结构 | 第54-56页 |
| 3.4.2 串行译码器的整体结构 | 第56-57页 |
| 3.4.3 串行译码器理论吞吐量 | 第57页 |
| 3.5 本章小结 | 第57-58页 |
| 第四章 准双对角线结构LDPC译码器的FPGA实现 | 第58-72页 |
| 4.1 译码器设计的软硬件平台 | 第58-59页 |
| 4.1.1 软件工具 | 第58页 |
| 4.1.2 硬件平台 | 第58-59页 |
| 4.2 FPGA开发流程 | 第59-60页 |
| 4.3 译码器总体设计方案 | 第60-61页 |
| 4.4 译码器功能模块设计 | 第61-70页 |
| 4.4.1 数据存储单元 | 第62-65页 |
| 4.4.2 校验节点运算单元 | 第65-67页 |
| 4.4.3 输出校验单元 | 第67-68页 |
| 4.4.4 地址产生及控制单元 | 第68-70页 |
| 4.5 时序仿真及性能测试 | 第70-71页 |
| 4.5.1 硬件资源消耗 | 第70页 |
| 4.5.2 性能仿真测试 | 第70-71页 |
| 4.5.3 译码性能分析 | 第71页 |
| 4.6 本章小结 | 第71-72页 |
| 第五章 总结和展望 | 第72-74页 |
| 5.1 本文主要工作总结 | 第72页 |
| 5.2 下一步工作展望 | 第72-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-79页 |
| 作者在学期间取得的学术成果 | 第79页 |