| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 1 绪论 | 第10-17页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-15页 |
| 1.2.1 高性能计算机与拟态计算机研究现状 | 第11-13页 |
| 1.2.2 口令恢复研究现状 | 第13-14页 |
| 1.2.3 MD5算法研究现状 | 第14-15页 |
| 1.3 本文内容与组织结构 | 第15-17页 |
| 2 拟态计算机的体系结构 | 第17-31页 |
| 2.1 拟态计算机介绍 | 第17-28页 |
| 2.1.1 研发背景 | 第17-19页 |
| 2.1.2 拟态计算和拟态计算机 | 第19-21页 |
| 2.1.3 PRCA介绍及其体系结构 | 第21-25页 |
| 2.1.4 基于认知的决策系统 | 第25-28页 |
| 2.2 FPGA介绍 | 第28-30页 |
| 2.2.1 FPGA的结构 | 第28-29页 |
| 2.2.2 FPGA的优点 | 第29-30页 |
| 2.3 本章小结 | 第30-31页 |
| 3 基于拟态计算机的口令恢复系统 | 第31-41页 |
| 3.1 口令恢复简介 | 第31-32页 |
| 3.2 口令恢复的主要流程 | 第32-33页 |
| 3.3 口令恢复的主要算法 | 第33-34页 |
| 3.4 口令恢复的两种破解模式 | 第34-36页 |
| 3.5 基于拟态计算机的口令恢复系统 | 第36-40页 |
| 3.5.1 系统决策流程 | 第36-37页 |
| 3.5.2 口令恢复应用的总体结构 | 第37-39页 |
| 3.5.3 基于拟态计算机的口令恢复系统 | 第39-40页 |
| 3.6 本章小结 | 第40-41页 |
| 4 基于拟态计算机的全流水架构MD5算法 | 第41-50页 |
| 4.1 MD5算法简介 | 第41-43页 |
| 4.1.1 MD5算法的特点 | 第41-42页 |
| 4.1.2 MD5算法的运算过程 | 第42-43页 |
| 4.2 全流水架构MD5算法的实现及改进 | 第43-49页 |
| 4.2.1 基于IP Core的Block RAM设计 | 第43-46页 |
| 4.2.2 全流水架构MD5的实现 | 第46-48页 |
| 4.2.3 加法器优化 | 第48-49页 |
| 4.3 本章小结 | 第49-50页 |
| 5 实验设计 | 第50-59页 |
| 5.1 实验设计 | 第50页 |
| 5.2 实验结果及分析 | 第50-57页 |
| 5.2.1 全流水架构的MD5算法实验 | 第50-52页 |
| 5.2.2 MD5破解能效比测试试验 | 第52-53页 |
| 5.2.3 口令恢复相关实验 | 第53-57页 |
| 5.3 本章小结 | 第57-59页 |
| 6 总结与展望 | 第59-61页 |
| 6.1 总结 | 第59-60页 |
| 6.2 展望 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 个人简历、在学期间参加的科研项目及发表的论文 | 第64-65页 |
| 致谢 | 第65页 |