| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略语对照表 | 第10-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题背景与意义 | 第14页 |
| 1.2 国内外发展现状 | 第14-17页 |
| 1.3 论文的研究内容 | 第17-18页 |
| 1.4 论文的组织结构 | 第18-20页 |
| 第二章 SDRAM控制器的内部结构 | 第20-28页 |
| 2.1 SDRAM的内存模组的物理Bank与芯片位宽 | 第20-21页 |
| 2.1.1 物理Bank | 第20页 |
| 2.1.2 芯片位宽 | 第20-21页 |
| 2.2 SDRAM的逻辑Bank与芯片容量 | 第21-22页 |
| 2.2.1 逻辑Bank | 第21页 |
| 2.2.2 芯片的容量 | 第21-22页 |
| 2.3 SDRAM控制器的基本操作 | 第22-26页 |
| 2.3.1 初始化 | 第22-23页 |
| 2.3.2 行有效 | 第23页 |
| 2.3.3 列读写 | 第23-24页 |
| 2.3.4 预充电 | 第24-25页 |
| 2.3.5 刷新 | 第25-26页 |
| 2.4 本章小结 | 第26-28页 |
| 第三章 SDRAM控制器的设计 | 第28-62页 |
| 3.1 SDRAM控制器的功能描述 | 第28-35页 |
| 3.1.1 SDRAM控制器功能简介 | 第28-29页 |
| 3.1.2 CoreConnect总线简介 | 第29页 |
| 3.1.3 PLB传输时序 | 第29-33页 |
| 3.1.4 SDRAM控制器的可配置性 | 第33-35页 |
| 3.1.5 SDRAM控制器接口命令 | 第35页 |
| 3.2 SDRAM控制器相关技术概述 | 第35-40页 |
| 3.2.1 ECC校验 | 第35-38页 |
| 3.2.2 SDRAM控制器跨时钟域转换 | 第38-40页 |
| 3.3 设计方法及流程 | 第40页 |
| 3.4 体系结构 | 第40-41页 |
| 3.5 模块划分 | 第41-50页 |
| 3.5.1 PLB从设备接口模块 | 第42页 |
| 3.5.2 DCR接口模块 | 第42页 |
| 3.5.3 跨时钟域转换模块 | 第42-49页 |
| 3.5.4 SDRAM控制模块 | 第49-50页 |
| 3.6 SDRAM控制模块原理与实现 | 第50-59页 |
| 3.6.1 寄存器模块 | 第50页 |
| 3.6.2 总线仲裁模块 | 第50-51页 |
| 3.6.3 地址控制模块 | 第51-52页 |
| 3.6.4 自动刷新模块 | 第52-53页 |
| 3.6.5 数据控制模块 | 第53-54页 |
| 3.6.6 状态机模块 | 第54-57页 |
| 3.6.7 页面控制模块 | 第57-59页 |
| 3.7 本章小结 | 第59-62页 |
| 第四章 SDRAM控制器验证平台的搭建与仿真 | 第62-76页 |
| 4.1 验证环境 | 第62页 |
| 4.2 验证平台的搭建 | 第62页 |
| 4.3 验证方法 | 第62-63页 |
| 4.4 验证文件结构 | 第63-64页 |
| 4.5 仿真结果分析 | 第64-74页 |
| 4.5.1 寄存器读、写功能仿真 | 第64-65页 |
| 4.5.2 ECC一位触发错误中断仿真 | 第65-66页 |
| 4.5.3 多位ECC校验错误触发中断功能仿真 | 第66-68页 |
| 4.5.4 地址译码功能仿真 | 第68-69页 |
| 4.5.5 PLB总线单拍读、写操作仿真 | 第69-70页 |
| 4.5.6 PLB总线Line读、写操作仿真 | 第70-72页 |
| 4.5.7 PLB总线Burst读、写操作仿真 | 第72-74页 |
| 4.6 本章小结 | 第74-76页 |
| 第五章 总结与展望 | 第76-78页 |
| 5.1 总结 | 第76页 |
| 5.2 展望 | 第76-78页 |
| 参考文献 | 第78-80页 |
| 致谢 | 第80-82页 |
| 作者简介 | 第82-83页 |