| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 引言 | 第9-14页 |
| ·选题依据和研究意义 | 第9-10页 |
| ·国内外研究现状 | 第10-12页 |
| ·国内研究现状 | 第10页 |
| ·国外研究现状 | 第10-11页 |
| ·发展态势 | 第11-12页 |
| ·论文内容与架构 | 第12-14页 |
| 第二章 12bit 100MSPS ADC系统时钟发生器的要求 | 第14-18页 |
| ·时钟抖动 | 第14-15页 |
| ·ADC系统对时钟抖动的要求 | 第15-16页 |
| ·设计流程 | 第16-18页 |
| 第三章 基于PLL的时钟发生器相关理论 | 第18-43页 |
| ·锁相环的基本工作原理、模型与分类 | 第18-29页 |
| ·锁相环的基本工作原理 | 第18-20页 |
| ·电荷泵锁相环的线性模型 | 第20-27页 |
| ·电荷泵锁相环的分类 | 第27-29页 |
| ·二类二阶、三阶电荷泵锁相环线性模型简介 | 第29-33页 |
| ·二类二阶电荷泵锁相环线性模型 | 第29-30页 |
| ·二类三阶电荷泵锁相环线性模型 | 第30-33页 |
| ·锁相环的相位噪声 | 第33-37页 |
| ·相位噪声的概念 | 第33-35页 |
| ·锁相环各模块对输出相位噪声的影响分析 | 第35-37页 |
| ·锁相环中的非理想效应 | 第37-43页 |
| ·PFD/CP的非理想效应 | 第37-40页 |
| ·锁相环中的抖动现象 | 第40-43页 |
| 第四章 基于PLL的时钟发生器电路设计 | 第43-67页 |
| ·鉴频鉴相器设计 | 第43-46页 |
| ·鉴频鉴相器电路分析与设计 | 第43-44页 |
| ·鉴频鉴相器电路仿真 | 第44-46页 |
| ·电荷泵电路设计 | 第46-51页 |
| ·电荷泵电路分析与设计 | 第46-49页 |
| ·电荷泵电路仿真 | 第49-51页 |
| ·压控振荡器电路设计 | 第51-58页 |
| ·压控振荡器相关原理 | 第52-54页 |
| ·压控振荡器电路分析与设计 | 第54-56页 |
| ·压控振荡器电路仿真 | 第56-58页 |
| ·分频器电路设计 | 第58-59页 |
| ·环路低通滤波器电路设计 | 第59-62页 |
| ·一阶、二阶低通滤波器对PLL控制电压纹波影响对比 | 第59-60页 |
| ·环路滤波器对锁相环输出相位噪声的影响 | 第60-62页 |
| ·环路滤波器参数的确定 | 第62页 |
| ·锁相环系统仿真 | 第62-67页 |
| ·锁相环输出相位噪声、输出抖动分析与仿真 | 第62-64页 |
| ·锁相环锁定时间仿真 | 第64-67页 |
| 第五章 版图设计 | 第67-73页 |
| ·版图设计规则 | 第67-69页 |
| ·匹配要求 | 第67-68页 |
| ·天线效应 | 第68页 |
| ·闩锁效应 | 第68页 |
| ·噪声影响 | 第68-69页 |
| ·时钟发生器版图设计 | 第69-73页 |
| ·PFD版图 | 第69-70页 |
| ·CP版图 | 第70页 |
| ·VCO版图 | 第70-71页 |
| ·FD版图 | 第71页 |
| ·PLL整体版图 | 第71-73页 |
| 第六章 总结 | 第73-75页 |
| ·总结 | 第73-74页 |
| ·展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-79页 |
| 攻硕期间取得的研究成果 | 第79页 |