| 摘要 | 第1-6页 |
| Abstract | 第6-11页 |
| 插图索引 | 第11-13页 |
| 附表索引 | 第13-14页 |
| 第1章 绪论 | 第14-21页 |
| ·课题的研究背景及现状 | 第14-15页 |
| ·课题的研究背景 | 第14-15页 |
| ·课题的研究现状 | 第15页 |
| ·SoC 技术现状及挑战 | 第15-19页 |
| ·典型的SoC 架构体系 | 第15-16页 |
| ·IP 核复用技术 | 第16-17页 |
| ·IP 核开发流程及规范 | 第17-19页 |
| ·课题来源及研究意义 | 第19页 |
| ·本文的主要内容与组织结构 | 第19-21页 |
| 第2章 DES/3_DES 算法原理 | 第21-31页 |
| ·密码学概述 | 第21-22页 |
| ·密码学及其发展简介 | 第21页 |
| ·密码体制及分类 | 第21-22页 |
| ·DES 算法原理 | 第22-29页 |
| ·DES 加密算法 | 第23-29页 |
| ·DES 解密算法 | 第29页 |
| ·Triple DES 算法原理 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第3章 基于AMBA 总线的DES/3_DES IP 核的设计 | 第31-62页 |
| ·AMBA 片上总线概述 | 第31-36页 |
| ·SoC 芯片片上总线技术 | 第31页 |
| ·ZW100 SoC 片上通信架构 | 第31-33页 |
| ·AHB 总线协议 | 第33-36页 |
| ·DES/3_DES IP 核设计体系结构 | 第36-43页 |
| ·设计体系结构 | 第36-38页 |
| ·设计层次图 | 第38页 |
| ·设计中专用寄存器定义 | 第38-41页 |
| ·设计端口信号描述 | 第41-43页 |
| ·ahb_biu 接口模块设计 | 第43-45页 |
| ·des_reg_file 模块设计 | 第45-46页 |
| ·des_data_path 模块设计 | 第46-54页 |
| ·密钥产生逻辑设计 | 第48-49页 |
| ·明文处理逻辑设计 | 第49-51页 |
| ·奇偶校验模块设计 | 第51-52页 |
| ·弱密钥检测模块设计 | 第52-54页 |
| ·des_ctrl 模块设计 | 第54-61页 |
| ·DES 轮运算有限状态机设计 | 第55-58页 |
| ·DES 运算过程控制逻辑设计 | 第58-60页 |
| ·中断控制逻辑设计 | 第60-61页 |
| ·本章小结 | 第61-62页 |
| 第4章 DES/3_DES 算法IP 核的功能验证 | 第62-81页 |
| ·验证的一般方法及策略 | 第62-63页 |
| ·DES/3_DES IP 核的模块级功能验证 | 第63-73页 |
| ·模块级验证平台的设计 | 第63-64页 |
| ·模块级验证测试点分析 | 第64-65页 |
| ·模块级功能验证结果分析 | 第65-73页 |
| ·DES/3_DES IP 核的系统级功能验证 | 第73-77页 |
| ·系统级功能验证平台的搭建 | 第73-74页 |
| ·系统级功能验证结果 | 第74页 |
| ·验证覆盖率结果分析 | 第74-77页 |
| ·DES/3_DES IP 核的形式验证 | 第77-79页 |
| ·等效性验证环境及流程 | 第77-78页 |
| ·综合前后的等效性验证结果分析 | 第78-79页 |
| ·4.5 DES/3_DES IP 核的 FPGA 原型验证 | 第79-80页 |
| ·本章小结 | 第80-81页 |
| 第5章 DES/3_DES IP 核的逻辑综合及时序分析 | 第81-93页 |
| ·逻辑综合 | 第81-86页 |
| ·综合环境及约束 | 第81-84页 |
| ·局部的门控时钟插入 | 第84-86页 |
| ·综合结果 | 第86页 |
| ·静态时序分析 | 第86-91页 |
| ·静态时序分析的一般方法 | 第86-88页 |
| ·静态时序分析结果 | 第88-91页 |
| ·物理设计 | 第91-92页 |
| ·本章小结 | 第92-93页 |
| 结论 | 第93-95页 |
| 参考文献 | 第95-99页 |
| 致谢 | 第99-100页 |
| 附录A 攻读学位期间发表的学术论文 | 第100-101页 |
| 附录B 逻辑综合脚本文件 | 第101-107页 |
| 附录C FPGA 原型验证板的 PCB 图 | 第107页 |
