| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-22页 |
| ·课题的研究背景 | 第12-13页 |
| ·相关技术研究 | 第13-20页 |
| ·SRAM存储结构 | 第13-14页 |
| ·SRAM存储单元 | 第14-16页 |
| ·大容量SRAM设计技术 | 第16-18页 |
| ·高速SRAM设计技术 | 第18-19页 |
| ·低功耗SRAM设计技术 | 第19-20页 |
| ·课题研究内容和意义 | 第20-21页 |
| ·本文的结构 | 第21-22页 |
| 第二章 1MB 600MHz 二级Cache设计技术的研究与实现 | 第22-45页 |
| ·引言 | 第22页 |
| ·整体布局结构 | 第22-27页 |
| ·分体策略 | 第22-24页 |
| ·存储体比较选择 | 第24-27页 |
| ·存储布局 | 第27-28页 |
| ·存储阵列 | 第27-28页 |
| ·存储单元 | 第28页 |
| ·译码电路 | 第28-30页 |
| ·译码策略 | 第28-29页 |
| ·预译码 | 第29-30页 |
| ·二级译码 | 第30页 |
| ·读写电路 | 第30-38页 |
| ·敏感放大器 | 第30-35页 |
| ·位线预充及列选电路 | 第35-37页 |
| ·字节读写控制 | 第37-38页 |
| ·可靠性设计 | 第38-43页 |
| ·行冗余 | 第39-40页 |
| ·列冗余 | 第40-42页 |
| ·行列冗余比较 | 第42-43页 |
| ·实现结果 | 第43-44页 |
| ·本章小结 | 第44-45页 |
| 第三章 1.2GHz双端口一级Cache技术的设计 | 第45-57页 |
| ·引言 | 第45页 |
| ·整体布局结构 | 第45-50页 |
| ·存储单元 | 第46-47页 |
| ·电路结构 | 第47页 |
| ·读写策略 | 第47-48页 |
| ·读写时序 | 第48-49页 |
| ·版图布局 | 第49-50页 |
| ·电路模块设计 | 第50-54页 |
| ·译码电路 | 第50-52页 |
| ·地址锁存 | 第52-53页 |
| ·时钟电路 | 第53页 |
| ·读写电路 | 第53-54页 |
| ·功能与时序验证 | 第54-55页 |
| ·写时序 | 第54页 |
| ·读时序 | 第54-55页 |
| ·译码时序 | 第55页 |
| ·实现结果 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 第四章 DSP芯片低功耗SRAM技术的研究 | 第57-65页 |
| ·引言 | 第57-58页 |
| ·存储阵列低功耗技术 | 第58-61页 |
| ·独立分体结构 | 第58-59页 |
| ·位线分段结构 | 第59-60页 |
| ·字线脉冲结构 | 第60-61页 |
| ·存储单元低漏流技术 | 第61-64页 |
| ·7T存储单元 | 第61-63页 |
| ·8T存储单元 | 第63页 |
| ·10T存储单元 | 第63-64页 |
| ·本章小结 | 第64-65页 |
| 第五章 结束语 | 第65-67页 |
| ·工作总结 | 第65-66页 |
| ·研究展望 | 第66-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-73页 |
| 作者在学期间取得的学术成果 | 第73页 |