片上高速缓存及存储管理的IP建模
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-11页 |
| ·论文的背景 | 第8-9页 |
| ·论文的工作及意义 | 第9-10页 |
| ·论文的结构 | 第10-11页 |
| 第二章 体系结构 | 第11-20页 |
| ·ARM720T结构概述 | 第11页 |
| ·Cache 的设计要素及其选择 | 第11-15页 |
| ·映射方式 | 第12-13页 |
| ·Cache 的容量 | 第13-14页 |
| ·行的大小 | 第14页 |
| ·写策略 | 第14-15页 |
| ·替换算法 | 第15页 |
| ·Cache 的结构及行为描述 | 第15-16页 |
| ·写缓冲 | 第16页 |
| ·存储管理单元MMU | 第16-20页 |
| ·MMU简介 | 第16-17页 |
| ·存储器粒度 | 第17页 |
| ·TLB | 第17页 |
| ·地址变换过程 | 第17-20页 |
| 第三章 宏单元及控制电路的功能模型 | 第20-38页 |
| ·宏单元的功能模型 | 第20-36页 |
| ·Cache | 第20-24页 |
| ·TLB | 第24-27页 |
| ·步行表 | 第27-28页 |
| ·写缓冲 | 第28-31页 |
| ·CP15 协处理器 | 第31-33页 |
| ·WRAPPER | 第33-36页 |
| ·功能模型与电路模型的对照 | 第36-38页 |
| 第四章 Cache/MMU 的时序模型 | 第38-50页 |
| ·时序模型概述 | 第38-41页 |
| ·时序模型分类 | 第38页 |
| ·CMOS非线性延时计算模型 | 第38-41页 |
| ·非线性延时模型中采样点的选取 | 第41-44页 |
| ·单条曲线上样点的选择 | 第41-42页 |
| ·曲面上样点的选择 | 第42-44页 |
| ·时序弧的延时计算和时序检查 | 第44-45页 |
| ·时序弧的延时计算 | 第44-45页 |
| ·时序检查的方法 | 第45页 |
| ·Cache/MMU的时序建模 | 第45-48页 |
| ·时序模型在综合及时序分析中的应用 | 第48-50页 |
| 第五章 仿真与测试 | 第50-58页 |
| ·模型的仿真验证 | 第51-53页 |
| ·MMU 功能验证 | 第51-52页 |
| ·Cache 功能验证 | 第52-53页 |
| ·仿真结果分析 | 第53页 |
| ·电路网表的仿真 | 第53页 |
| ·芯片的测试 | 第53-58页 |
| ·功能测试 | 第53-54页 |
| ·性能测试 | 第54-56页 |
| ·性能测试结果分析 | 第56-58页 |
| 致谢 | 第58-59页 |
| 附录 | 第59-63页 |
| 附录I | 第59-62页 |
| 附录II | 第62-63页 |
| 参考文献 | 第63-66页 |
| 硕士期间发表论文 | 第66页 |
