| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 图片索引 | 第8-10页 |
| 表格索引 | 第10-11页 |
| 第一章 引言 | 第11-13页 |
| 第二章 RS(255, 239)编码器和解码器原理 | 第13-17页 |
| ·伽罗华域 | 第13-14页 |
| ·伽罗华域元素的二进制表示形式 | 第13页 |
| ·伽罗华域内的常量加法 | 第13页 |
| ·伽罗华域内的常量乘法 | 第13-14页 |
| ·RS 编码器原理 | 第14页 |
| ·RS 解码器原理 | 第14-17页 |
| ·伴随式计算 | 第14-15页 |
| ·解关键方程 | 第15页 |
| ·错误位置和错误值计算 | 第15-16页 |
| ·数据纠错 | 第16-17页 |
| 第三章 数字集成电路芯片设计方法 | 第17-37页 |
| ·适用于解释器的Verilog HDL 描述 | 第17页 |
| ·适用于数字集成电路后端设计的代码设计 | 第17-18页 |
| ·FPGA 设计 | 第18-19页 |
| ·半定制集成电路设计 | 第19-37页 |
| ·半定制集成电路的前端设计 | 第19-32页 |
| ·半定制集成电路的后端设计 | 第32-37页 |
| 第四章 2.5Gb/s RS 编码器和解码器的RTL 设计 | 第37-57页 |
| ·编解码模块的设计 | 第37-43页 |
| ·编码模块 | 第37-39页 |
| ·解码模块 | 第39-43页 |
| ·系统功能仿真 | 第43-47页 |
| ·FPGA 验证 | 第47-57页 |
| ·FPGA 验证平台的设计 | 第47-49页 |
| ·FPGA 验证结果 | 第49-57页 |
| 第五章 2.5Gb/s RS 编码器和解码器的芯片设计 | 第57-75页 |
| ·工艺映射与初步综合 | 第57-58页 |
| ·初步布局布线 | 第58页 |
| ·自定义负载模型的生成 | 第58页 |
| ·信号输入输出单元的选择 | 第58-59页 |
| ·详细综合 | 第59-60页 |
| ·版图前仿真 | 第60-61页 |
| ·功耗估计 | 第61页 |
| ·输入输出单元的选择和设计 | 第61-62页 |
| ·供电输入单元的选择 | 第61-62页 |
| ·输入输出单元的放置 | 第62页 |
| ·存储器宏模块的生成 | 第62-63页 |
| ·核电源环设计 | 第63页 |
| ·布图规划 | 第63-64页 |
| ·详细布局 | 第64-65页 |
| ·时钟树和高扇出网线的综合 | 第65页 |
| ·扫描链优化 | 第65-66页 |
| ·详细布线 | 第66-68页 |
| ·标准单元供电网线 | 第66-67页 |
| ·时钟树的布线 | 第67页 |
| ·其他信号的布线 | 第67-68页 |
| ·布线后时序检查与设计迭代 | 第68-69页 |
| ·动态时序验证 | 第69页 |
| ·静态时序分析 | 第69-73页 |
| ·其他后续步骤 | 第73-75页 |
| 第六章 10Gb/s RS 解码器的结构设计和前端设计 | 第75-81页 |
| ·伴随式计算单元和缓冲单元 | 第76页 |
| ·解关键方程单元 | 第76-78页 |
| ·错误值和错误位置计算单元 | 第78页 |
| ·数据纠错单元 | 第78页 |
| ·10Gb/s RS 解码器的前端综合结果 | 第78-79页 |
| ·10Gb/s RS 解码器的前仿真和功能验证 | 第79-81页 |
| 第七章 总结 | 第81-83页 |
| 致谢 | 第83-85页 |
| 参考文献 | 第85-86页 |
