| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第1章 绪论 | 第10-16页 |
| ·可编程逻辑器件的发展 | 第10-11页 |
| ·现场可编程门阵列FPGA 概述 | 第11-14页 |
| ·FPGA 简介 | 第11页 |
| ·FPGA 的发展现状 | 第11-12页 |
| ·FPGA 器件的发展趋势 | 第12-14页 |
| ·国内 FPGA 研究发展现状 | 第14页 |
| ·课题提出的背景及意义 | 第14-15页 |
| ·本文的主要工作 | 第15-16页 |
| 第2章 大规模集成电路相关测试标准的研究 | 第16-32页 |
| ·集成电路测试技术概述 | 第16页 |
| ·国内研究现状 | 第16-17页 |
| ·VLSI 测试中的基本概念和测试分类 | 第17-19页 |
| ·基本概念 | 第17-18页 |
| ·测试分类 | 第18-19页 |
| ·可测性设计技术 | 第19-21页 |
| ·可测性设计技术 | 第19页 |
| ·特定的设计方法 | 第19页 |
| ·内部扫描设计 | 第19页 |
| ·边界扫描设计 | 第19-20页 |
| ·内建自测试 | 第20页 |
| ·可测性综合 | 第20页 |
| ·几种DFT 方案的比较 | 第20-21页 |
| ·大规模集成电路相关测试标准研究 | 第21-29页 |
| ·测试访问端口及边界扫描标准 | 第21-23页 |
| ·混合信号测试总线标准 | 第23-24页 |
| ·模块测试及维护总线标准 | 第24-25页 |
| ·高速数字网络的边界扫描标准 | 第25页 |
| ·标准测试接口语言（STIL）标准 | 第25-26页 |
| ·嵌入式核的测试标准 | 第26-28页 |
| ·IEEE-ISTO Nexus 5001 标准 | 第28页 |
| ·IEEE1149.X 标准对比 | 第28-29页 |
| ·边界扫描测试结构仿真分析 | 第29-31页 |
| ·小结 | 第31-32页 |
| 第3章 FPGA 的结构和在线配置 | 第32-46页 |
| ·FPGA 的结构及特点 | 第32-35页 |
| ·可编程逻辑单元 | 第33-34页 |
| ·输入输出单元 | 第34页 |
| ·可编程联线资源 | 第34-35页 |
| ·FPGA 的分类 | 第35页 |
| ·动态可重构FPGA 器件 | 第35-37页 |
| ·重构方式及其定义 | 第35-36页 |
| ·动态可重构 FPGA 特点 | 第36-37页 |
| ·FPGA 与 CPLD 的区别 | 第37-38页 |
| ·FPGA 的典型故障模型 | 第38-39页 |
| ·逻辑级故障模型 | 第38页 |
| ·功能级故障模型 | 第38页 |
| ·参数型故障 | 第38页 |
| ·动态故障 | 第38-39页 |
| ·FPGA 的在线配置 | 第39-42页 |
| ·FPGA 配置模式 | 第39-40页 |
| ·FPGA 配置流程 | 第40-41页 |
| ·JTAG 配置模式 | 第41-42页 |
| ·FPGA 的测试技术 | 第42-45页 |
| ·逻辑资源测试 | 第43-44页 |
| ·连线资源测试 | 第44-45页 |
| ·小结 | 第45-46页 |
| 第4章 时延故障和 BIST 测试技术 | 第46-62页 |
| ·时延故障与时延测试 | 第46-48页 |
| ·基于软件的时延自测试方法研究 | 第48页 |
| ·内建自测试结构 | 第48-55页 |
| ·基于逐次扫描测试的BIST 方案 | 第49页 |
| ·基于逐时钟测试的BIST 方案 | 第49-50页 |
| ·BIST 与常规测试的比较 | 第50页 |
| ·BIST 的测试模式生成 | 第50-51页 |
| ·BIST 的测试压缩分析 | 第51-55页 |
| ·BIST 常用算法 | 第55-56页 |
| ·测试生成算法 | 第55页 |
| ·测试向量优化算法 | 第55-56页 |
| ·响应压缩算法 | 第56页 |
| ·低功耗测试技术 | 第56-57页 |
| ·常见 BIST 测试算法特点 | 第57-58页 |
| ·基于 BIST 的测试仿真 | 第58-61页 |
| ·线性反馈移位寄存器 | 第58页 |
| ·BIST 逻辑仿真 | 第58-61页 |
| ·小结 | 第61-62页 |
| 第5章 基于BIST 的 FPGA 时延故障测试方法 | 第62-71页 |
| ·动态可重构FPGA 互连结构 | 第62-63页 |
| ·时延故障 BIST 测试 | 第63-65页 |
| ·时延故障测试思想 | 第63-64页 |
| ·PLB 时延测试方法 | 第64页 |
| ·完全测试 LUT 路径 | 第64页 |
| ·测试加法器时延的配置 | 第64-65页 |
| ·实验电路 | 第65页 |
| ·时延故障的测试配置 | 第65-66页 |
| ·FPGA BIST 测试方法分析 | 第66-69页 |
| ·以前的连线 BIST 方法 | 第66-67页 |
| ·基于比较的计数器方法 | 第67-68页 |
| ·基于奇偶的方法 | 第68页 |
| ·先前连线BIST 假设 | 第68-69页 |
| ·FPGA 动态可重构技术有待解决的问题 | 第69-70页 |
| ·小结 | 第70-71页 |
| 结论 | 第71-73页 |
| 参考文献 | 第73-76页 |
| 致谢 | 第76-77页 |
| 附录A 攻读学位期间发表的论文 | 第77页 |