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用于高速ADC时钟系统的高性能锁相环研究

摘要第1-5页
ABSTRACT第5-10页
第一章 绪论第10-16页
   ·研究目的及意义第10-11页
   ·技术发展和现状第11-15页
     ·国内研究现状第12-13页
     ·国外研究现状第13-15页
   ·本文的组织结构第15-16页
第二章 锁相环的基本原理第16-31页
   ·锁相环的应用第16-18页
     ·频率合成第16页
     ·时钟产生和抑制时钟偏斜第16-17页
     ·时钟数据恢复第17-18页
   ·锁相环的分类第18-19页
   ·锁相环的评价指标第19-24页
     ·频率范围和中心频率第19页
     ·相位噪声第19-21页
     ·时钟抖动第21-22页
     ·杂散第22-24页
     ·锁定时间第24页
   ·电荷泵锁相环的组成模块第24-31页
     ·鉴频鉴相器(PFD,Phase Frequency Detector)第25-27页
     ·电荷泵(CP,Charge Pump)第27-29页
     ·环路滤波器(LF)第29页
     ·压控振荡器(VCO)第29-31页
第三章 锁相环的系统级设计第31-45页
   ·设计流程第31-32页
   ·S 域线性模型第32-34页
     ·线性模型第32-33页
     ·开环分析第33-34页
   ·相位噪声分析第34-37页
   ·环路参数设计第37-42页
     ·闭环二阶近似分析第37-38页
     ·滤波器参数的推导第38-40页
     ·本文主要参数的选取第40-42页
   ·行为级建模与仿真第42-45页
第四章 锁相环电路设计和仿真第45-67页
   ·鉴频鉴相器的设计第45-48页
     ·鉴相死区的消除第45-46页
     ·本文的PFD 设计与仿真第46-48页
   ·电荷泵的设计第48-54页
     ·一般设计原则第48-49页
     ·非理想效应的抑制第49-52页
     ·本文的电荷泵设计与仿真第52-54页
   ·压控振荡器的设计第54-61页
     ·振荡结构的选取第54-55页
     ·全差分环形VCO第55-56页
     ·对称型负载延迟单元第56-58页
     ·动态复制偏置电路第58-59页
     ·压控振荡器的仿真结果第59-61页
   ·分频器的设计第61-63页
     ·基于TSPC 的同步分频电路第61-63页
     ·分频器的仿真结果第63页
   ·PLL 整体电路仿真第63-67页
第五章 锁相环的版图设计第67-77页
   ·版图设计的通用准则第67-69页
     ·电源线第67-68页
     ·信号线第68页
     ·晶体管第68-69页
   ·版图设计的主要考虑第69-72页
     ·匹配性和对称性第69-71页
     ·噪声第71页
     ·寄生参数第71-72页
   ·各模块的版图设计第72-76页
     ·鉴频鉴相器第72页
     ·电荷泵第72-73页
     ·环路滤波器第73-74页
     ·压控振荡器第74-75页
     ·分频器第75-76页
   ·锁相环的总体版图第76-77页
第六章 总结与展望第77-79页
   ·论文总结第77-78页
   ·进一步研究展望第78-79页
致谢第79-80页
参考文献第80-84页
在学期间的研究成果第84-85页

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