| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-13页 |
| 1.2.1 深度卷积神经网络研究现状 | 第10-11页 |
| 1.2.2 卷积神经网络硬件加速器研究现状 | 第11-12页 |
| 1.2.3 基于ASIC的卷积神经网络加速器研究 | 第12-13页 |
| 1.3 研究内容与设计指标 | 第13-14页 |
| 1.4 论文组织结构 | 第14-17页 |
| 第二章 卷积神经网络算法分析 | 第17-29页 |
| 2.1 卷积神经网络的算法分析 | 第17-22页 |
| 2.1.1 典型卷积神经网络拓扑结构 | 第17-19页 |
| 2.1.2 卷积神经网络算法分析 | 第19-22页 |
| 2.2 卷积神经网络的计算和存储复杂度分析 | 第22-24页 |
| 2.3 卷积神经网络计算和存储特性分析 | 第24-28页 |
| 2.3.1 卷积层的多级计算并行度分析 | 第24-25页 |
| 2.3.2 卷积神经网络数据重用分析 | 第25-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 基于动态识别的多层次卷积神经网络压缩策略 | 第29-43页 |
| 3.1 基于输入数据动态识别的卷积神经网络压缩 | 第29-35页 |
| 3.1.1 基于输入数据复杂度的动态识别卷积神经网络 | 第29-31页 |
| 3.1.2 基于卷积核分离和通道分离的多层次卷积网络压缩策略 | 第31-35页 |
| 3.2 基于动态精度和快速卷积算法的神经网络计算加速方案 | 第35-42页 |
| 3.2.1 基于卷积核比重的动态精度权值量化方案 | 第35-38页 |
| 3.2.2 基于乘法复用的快速卷积算法 | 第38-42页 |
| 3.3 本章小结 | 第42-43页 |
| 第四章 面向卷积神经网络的高能效加速器设计 | 第43-63页 |
| 4.1 基于近似计算及查找表的计算单元设计 | 第43-51页 |
| 4.1.1 精度可调迭代近似乘法器 | 第43-45页 |
| 4.1.2 面向卷积运算的基于一写多读SRAM查找表的乘法器实现 | 第45-49页 |
| 4.1.3 精度自适应近似加法器实现 | 第49-51页 |
| 4.2 高能效动态可扩展加速器硬件结构设计 | 第51-57页 |
| 4.2.1 动态可扩展计算阵列设计 | 第52-55页 |
| 4.2.2 自适应数据存储结构设计 | 第55-57页 |
| 4.3 高能效动态可扩展加速器系统调度方案 | 第57-62页 |
| 4.3.1 计算阵列的调度和配置 | 第57-60页 |
| 4.3.2 计算单元的数据配置和调度 | 第60-62页 |
| 4.4 本章小结 | 第62-63页 |
| 第五章 卷积神经网络加速器验证与结果分析 | 第63-69页 |
| 5.1 动态卷积网络加速器系统功能验证 | 第63-67页 |
| 5.1.1 动态卷积网络模型验证及分析 | 第63-65页 |
| 5.1.2 近似乘法器与卷积加速器系统功能仿真 | 第65-67页 |
| 5.2 性能测试与方案对比 | 第67-68页 |
| 5.3 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 总结 | 第69页 |
| 6.2 展望 | 第69-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-79页 |
| 作者简介 | 第79页 |
