| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第一章 绪论 | 第10-19页 |
| 1.1 研究背景和意义 | 第10-11页 |
| 1.2 工艺等比例缩小的挑战 | 第11-12页 |
| 1.3 ADC结构 | 第12-14页 |
| 1.4 ADC发展趋势 | 第14-18页 |
| 1.5 论文的主要工作和结构安排 | 第18-19页 |
| 第二章 逐次逼近型模数转换器概述 | 第19-40页 |
| 2.1 性能指标 | 第19-23页 |
| 2.1.1 误差 | 第19-20页 |
| 2.1.2 差分非线性和积分非线性 | 第20页 |
| 2.1.3 非单调性和遗漏码 | 第20-21页 |
| 2.1.4 信噪比 | 第21页 |
| 2.1.5 信噪失真比 | 第21页 |
| 2.1.6 有效位数 | 第21页 |
| 2.1.7 有效精度带宽 | 第21-22页 |
| 2.1.8 无杂散动态范围 | 第22-23页 |
| 2.1.9 总谐波失真 | 第23页 |
| 2.1.10 动态范围 | 第23页 |
| 2.1.11 输入电容 | 第23页 |
| 2.2 奈奎斯特ADC的传统搜索算法 | 第23-28页 |
| 2.2.1 闪存搜索算法 | 第24-25页 |
| 2.2.2 二分搜索算法 | 第25-26页 |
| 2.2.3 流水线架构 | 第26-27页 |
| 2.2.4 搜索算法总结 | 第27-28页 |
| 2.3 SARADC基本结构 | 第28-32页 |
| 2.4 高速低功耗SARADC前沿技术 | 第32-39页 |
| 2.4.1 开关技术 | 第32-34页 |
| 2.4.2 高速动态比较器 | 第34-35页 |
| 2.4.3 高速SAR逻辑电路 | 第35-36页 |
| 2.4.4 辅助量程技术(Subranging) | 第36页 |
| 2.4.5 多比较器结构 | 第36-38页 |
| 2.4.6 多位量化技术 | 第38-39页 |
| 2.5 本章小结 | 第39-40页 |
| 第三章 一款10位高速单通道SARADC的设计实现和测试 | 第40-61页 |
| 3.1 10 位高速单通道SARADC基本架构 | 第40-41页 |
| 3.2 各部分电路设计 | 第41-54页 |
| 3.2.1 采样电路 | 第42-43页 |
| 3.2.2 DAC | 第43-46页 |
| 3.2.3 比较器及其self-timeloop | 第46-52页 |
| 3.2.4 TransparentSAR逻辑 | 第52-53页 |
| 3.2.5 Bypass逻辑 | 第53-54页 |
| 3.3 电源完整性 | 第54-55页 |
| 3.4 芯片测试和分析 | 第55-60页 |
| 3.4.1 测试方案 | 第56-57页 |
| 3.4.2 PCB设计 | 第57-58页 |
| 3.4.3 测试结果及对比 | 第58-60页 |
| 3.5 本章小结 | 第60-61页 |
| 第四章 一款8位高速SARADC的设计实现和测试 | 第61-74页 |
| 4.1 8位高速SARADC的基本架构 | 第61-62页 |
| 4.2 方案和关键技术 | 第62-65页 |
| 4.2.1 基于锁存器的SAR逻辑 | 第62-63页 |
| 4.2.2 作用于DAC的offset校正技术 | 第63-64页 |
| 4.2.3 亚稳态检测技术 | 第64-65页 |
| 4.3 模块电路设计及整体版图布局 | 第65-69页 |
| 4.3.1 DAC | 第65-67页 |
| 4.3.2 比较器 | 第67-68页 |
| 4.3.3 整体版图布局 | 第68-69页 |
| 4.4 芯片测试与分析 | 第69-73页 |
| 4.4.1 PCB设计 | 第70-71页 |
| 4.4.2 测试结果及对比 | 第71-73页 |
| 4.5 本章小结 | 第73-74页 |
| 第五章 总结与展望 | 第74-75页 |
| 5.1 工作总结 | 第74页 |
| 5.2 展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 在学期间取得的与学位论文相关的研究成果 | 第80页 |