| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第7-14页 |
| 1.1 课题的研究背景、意义 | 第7-8页 |
| 1.2 数据加密算法 | 第8-9页 |
| 1.3 可配置处理器 | 第9-12页 |
| 1.3.1 工业界可配置处理器 | 第9-10页 |
| 1.3.2 传输触发架构可配置处理器 | 第10-12页 |
| 1.4 论文主要工作和结构 | 第12-14页 |
| 1.4.1 本文的主要工作 | 第12页 |
| 1.4.2 论文结构 | 第12-14页 |
| 第二章 基于传输触发架构的AES算法优化 | 第14-39页 |
| 2.1 传统AES算法分析 | 第14-21页 |
| 2.1.1 轮变换 | 第16-20页 |
| 2.1.2 密钥扩展 | 第20-21页 |
| 2.2 AES性能的优化 | 第21-39页 |
| 2.2.1 性能优化理论分析 | 第21-22页 |
| 2.2.2 将GF（2~8）域中的字节乘法转化为查表 | 第22-23页 |
| 2.2.3 处理器架构的定义 | 第23-31页 |
| 2.2.4 减少明文和密钥的转置操作 | 第31-32页 |
| 2.2.5 提高计算并行度 | 第32-35页 |
| 2.2.6 综合轮变换整个流程 | 第35-37页 |
| 2.2.7 定制FU | 第37-39页 |
| 第三章 可配置处理器的自动生成 | 第39-58页 |
| 3.1 自动生成器 | 第39-42页 |
| 3.1.1 自动生成器标准 | 第39页 |
| 3.1.2 本项目自动生成器 | 第39-40页 |
| 3.1.3 配置文件数据格式—XML | 第40页 |
| 3.1.4 硬件和汇编器的自动生成器 | 第40-42页 |
| 3.2 可配置处理器自动生成的总体设计流程 | 第42-43页 |
| 3.3 可配置处理器硬件的自动生成 | 第43-52页 |
| 3.3.1 自动生成的模块 | 第43-47页 |
| 3.3.2 硬件自动生成思路 | 第47页 |
| 3.3.3 关键模块的自动生成 | 第47-52页 |
| 3.4 可配置处理器汇编器的自动生成 | 第52-55页 |
| 3.4.1 汇编语言格式 | 第52页 |
| 3.4.2 汇编器组成及功能 | 第52-53页 |
| 3.4.3 汇编器自动生成思路 | 第53-55页 |
| 3.5 面向AES加密的可配置处理器的自动生成 | 第55-58页 |
| 3.5.1 定义架构文件、配置文件 | 第55-56页 |
| 3.5.2 自动生成 | 第56-58页 |
| 第四章 验证及性能分析 | 第58-71页 |
| 4.1 算法验证流程 | 第58-60页 |
| 4.2 AES算法的C模型验证 | 第60-62页 |
| 4.3 Tcore_AES汇编验证 | 第62-71页 |
| 4.3.1 软件防真验证 | 第62-64页 |
| 4.3.2 FPGA原形验证 | 第64-65页 |
| 4.3.3 性能分析 | 第65-71页 |
| 第五章 总结与展望 | 第71-73页 |
| 5.1 总结 | 第71-72页 |
| 5.2 展望 | 第72-73页 |
| 参考文献 | 第73-76页 |
| 发表论文和参加科研情况说明 | 第76-77页 |
| 致谢 | 第77页 |