基于FPGA的视频叠加系统设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题研究的目的与意义 | 第8页 |
| 1.2 FPGA在实时图像处理中的优势及研究现状 | 第8-10页 |
| 1.3 课题来源和论文结构 | 第10-12页 |
| 第2章 视频叠加系统的FPGA设计方法 | 第12-18页 |
| 2.1 自上向下的设计方法 | 第12-13页 |
| 2.2 乒乓操作 | 第13-14页 |
| 2.3 异步时钟域处理 | 第14-16页 |
| 2.4 本章小结 | 第16-18页 |
| 第3章 视频叠加系统总体设计方案 | 第18-24页 |
| 3.1 视频叠加系统需求分析 | 第18页 |
| 3.2 系统总体设计方案 | 第18-22页 |
| 3.2.1 系统硬件设计方案 | 第18-20页 |
| 3.2.2 系统软件设计方案 | 第20-22页 |
| 3.3 本章小结 | 第22-24页 |
| 第4章 视频叠加系统硬件设计 | 第24-32页 |
| 4.1 电源管理设计 | 第24-26页 |
| 4.1.1 系统供电分析 | 第24页 |
| 4.1.2 单元电路设计 | 第24-26页 |
| 4.2 视频采集单元设计 | 第26-29页 |
| 4.2.1 VGA视频采集接口设计 | 第26-28页 |
| 4.2.2 PAL制视频采集接口设计 | 第28-29页 |
| 4.3 视频输出接口设计 | 第29-30页 |
| 4.4 外存储器设计 | 第30页 |
| 4.5 本章小节 | 第30-32页 |
| 第5章 视频叠加系统逻辑设计 | 第32-52页 |
| 5.1 视频采集单元 | 第32-38页 |
| 5.1.1 VGA视频采集单元设计 | 第32-35页 |
| 5.1.2 PAL制视频采集单元设计 | 第35-38页 |
| 5.2 视频缩放单元设计 | 第38-43页 |
| 5.2.1 插值算法介绍 | 第38-41页 |
| 5.2.2 视频放缩算法的FPGA实现 | 第41-43页 |
| 5.3 视频输出单元 | 第43-45页 |
| 5.3.1 叠加数据选择模块设计 | 第43-44页 |
| 5.3.2 DVI输出编码模块设计 | 第44-45页 |
| 5.4 存储器管理单元 | 第45-50页 |
| 5.4.1 DDRII存储模块设计 | 第46-49页 |
| 5.4.2 帧地址生成模块设计 | 第49-50页 |
| 5.5 本章小节 | 第50-52页 |
| 第6章 性能测试与分析 | 第52-64页 |
| 6.1 实时性分析 | 第52-53页 |
| 6.2 DVI输出显示模块测试 | 第53-55页 |
| 6.3 DDRII存储器模块测试 | 第55-57页 |
| 6.4 图像放缩模块测试 | 第57-59页 |
| 6.5 视频叠加系统的测试与分析 | 第59-64页 |
| 总结及展望 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70页 |
