| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 选题依据及意义 | 第10-11页 |
| 1.2 NAND Flash及其控制器的概述 | 第11-14页 |
| 1.2.1 NAND Flash存储器的发展 | 第11-12页 |
| 1.2.2 NAND Flash控制器的国内外研究现状 | 第12-14页 |
| 1.3 SOPC的概述 | 第14-15页 |
| 1.4 课题背景及本文的主要工作 | 第15-16页 |
| 1.4.1 课题背景 | 第15-16页 |
| 1.4.2 本文主要工作 | 第16页 |
| 1.5 论文的组织结构 | 第16-18页 |
| 第二章 NAND FLASH存储结构及控制时序分析 | 第18-30页 |
| 2.1 NAND Flash存储结构分析 | 第18-21页 |
| 2.1.1 NAND Flash基本存储原理 | 第18-20页 |
| 2.1.2 存储器阵列组织 | 第20-21页 |
| 2.2 NAND Flash接口信号分析 | 第21-23页 |
| 2.3 NAND Flash控制时序分析 | 第23-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 NAND FLASH控制器的总体设计 | 第30-39页 |
| 3.1 控制器架构设计 | 第30-31页 |
| 3.2 控制器的寻址及寄存器设计 | 第31-37页 |
| 3.2.1 地址空间分配 | 第31-32页 |
| 3.2.2 寄存器详细说明 | 第32-37页 |
| 3.3 控制器的接口设计 | 第37-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 控制逻辑与接口设计 | 第39-60页 |
| 4.1 AHB接口模块设计 | 第39-43页 |
| 4.1.1 AHB总线协议简介 | 第39页 |
| 4.1.2 AHB接口模块具体设计 | 第39-43页 |
| 4.2 主控模块设计 | 第43-46页 |
| 4.3 NAND Flash接口模块设计 | 第46-56页 |
| 4.3.1 主状态机设计 | 第49-50页 |
| 4.3.2 流程状态机设计 | 第50-54页 |
| 4.3.3 发送状态机设计 | 第54-56页 |
| 4.4 数据缓存模块设计 | 第56-59页 |
| 4.5 本章小结 | 第59-60页 |
| 第五章 基于BCH码的ECC校验模块设计 | 第60-74页 |
| 5.1 BCH码原理 | 第60-64页 |
| 5.1.1 编码理论的一些基本概念 | 第60-61页 |
| 5.1.2 BCH码及其相关概念的介绍 | 第61-62页 |
| 5.1.3 BCH码的构码 | 第62-64页 |
| 5.2 编码器设计 | 第64-66页 |
| 5.2.1 BCH码串行编码器设计 | 第64-65页 |
| 5.2.2 BCH码8位并行编码器设计 | 第65-66页 |
| 5.3 译码器设计 | 第66-71页 |
| 5.3.1 8bit并行伴随式计算电路 | 第66-68页 |
| 5.3.2 错误位置多项式计算电路 | 第68-69页 |
| 5.3.3 Chein搜索电路 | 第69-71页 |
| 5.4 ECC校验模块架构设计 | 第71-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 NAND FLASH控制器的验证与测试 | 第74-84页 |
| 6.1 功能仿真 | 第74-79页 |
| 6.2 FPGA验证 | 第79-82页 |
| 6.3 SOPC板上测试 | 第82页 |
| 6.4 本章小结 | 第82-84页 |
| 第七章 总结与展望 | 第84-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-90页 |
| 攻读硕士学位期间取得的成果 | 第90-91页 |