FPGA可重构在高速串行系统中的应用研究
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 1 绪论 | 第9-12页 |
| ·课题背景 | 第9页 |
| ·课题研究的目标与意义 | 第9-10页 |
| ·本论文的主要工作 | 第10页 |
| ·论文的章节安排 | 第10-12页 |
| 2 Xilinx FPGA动态重构技术概述 | 第12-26页 |
| ·Xilinx XC2VP30芯片内部资源 | 第12页 |
| ·Xilinx FPGA动态重构实现原理 | 第12-17页 |
| ·精简指令集微处理器硬核 | 第13-15页 |
| ·内部配置访问端口 | 第15-16页 |
| ·SystemACE解决方案 | 第16页 |
| ·API接口函数介绍 | 第16-17页 |
| ·开发环境介绍 | 第17-21页 |
| ·硬件编程语言 | 第17-18页 |
| ·硬件开发平台 | 第18-19页 |
| ·软件开发平台 | 第19-21页 |
| ·动态重构设计流程 | 第21-25页 |
| ·本章小结 | 第25-26页 |
| 3 点对点串行连接协议的FPGA实现 | 第26-42页 |
| ·高速串行连接收发器RocketIO | 第26-30页 |
| ·点对点通信协议的FPGA实现 | 第30-38页 |
| ·初始化模块 | 第30-33页 |
| ·"伪"编解码模块 | 第33-35页 |
| ·错误检测模块 | 第35-37页 |
| ·接口模块 | 第37-38页 |
| ·点对点通信协议仿真及验证 | 第38-41页 |
| ·点对点通信协议的Modelsim仿真 | 第38-39页 |
| ·点对点通信协议的ChipScope验证 | 第39-41页 |
| ·本章小结 | 第41-42页 |
| 4 图像可重构高速串行系统设计实现 | 第42-50页 |
| ·图像可重构高速串行系统的硬件设计 | 第42-47页 |
| ·时钟模块设计 | 第43-44页 |
| ·VGA控制器模块设计 | 第44-45页 |
| ·图像数据接口模块设计 | 第45-46页 |
| ·FIFO模块设计 | 第46-47页 |
| ·控制总线宏使能端EDK系统设计 | 第47页 |
| ·图像可重构高速串行系统的软件设计 | 第47-48页 |
| ·图像可重构高速串行系统的实验现象 | 第48-49页 |
| ·本章小结 | 第49-50页 |
| 5 可重构与非可重构对比实验 | 第50-55页 |
| ·对比实验介绍 | 第50页 |
| ·对比实验工程设计 | 第50-51页 |
| ·实验结果与分析 | 第51-54页 |
| ·实验结果 | 第51-52页 |
| ·实验结果分析与总结 | 第52-54页 |
| ·本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-59页 |
| 攻读硕士学位期间发表学术论文情况 | 第59-60页 |
| 致谢 | 第60-61页 |
