| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 1 绪论 | 第10-14页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 本文主要研究内容 | 第12-14页 |
| 2 笛卡尔遗传规划研究 | 第14-25页 |
| 2.1 演化硬件概述 | 第14-15页 |
| 2.1.1 可编程逻辑器件 | 第14-15页 |
| 2.1.2 进化算法 | 第15页 |
| 2.2 笛卡尔遗传规划原理 | 第15-20页 |
| 2.2.1 笛卡尔遗传规划编码方案 | 第15-17页 |
| 2.2.2 笛卡尔遗传规划编码 | 第17-19页 |
| 2.2.3 笛卡尔遗传规划演化策略 | 第19-20页 |
| 2.3 变异率与收敛速度关系研究 | 第20-24页 |
| 2.4 本章小结 | 第24-25页 |
| 3 基于FPGA的电路在线进化设计研究 | 第25-37页 |
| 3.1 基于FPGA的在线进化平台总体设计 | 第25-26页 |
| 3.2 基于FPGA的NiosⅡ嵌入式软核处理器 | 第26-30页 |
| 3.2.1 NiosⅡ嵌入式软核处理器硬件结构 | 第26-27页 |
| 3.2.2 NiosⅡ嵌入式软核处理器的软件应用设计 | 第27-29页 |
| 3.2.3 NiosⅡ嵌入式软核处理器模块实现 | 第29-30页 |
| 3.3 VRC虚拟可重构电路解码器 | 第30-33页 |
| 3.3.1 可编程节点模块 | 第30-32页 |
| 3.3.2 可配置终端输出模块 | 第32页 |
| 3.3.3 VRC可重构电路解码器 | 第32-33页 |
| 3.4 在线评估通信模块 | 第33-35页 |
| 3.4.1 在线评估通信模块框图 | 第33-34页 |
| 3.4.2 在线评估通信模块工作原理 | 第34-35页 |
| 3.5 在线进化试验研究 | 第35-36页 |
| 3.6 本章小结 | 第36-37页 |
| 4 时序电路进化设计 | 第37-47页 |
| 4.1 可进化时序电路的虚拟可重构电路解码器 | 第37-39页 |
| 4.1.1 时序电路一般结构 | 第37-38页 |
| 4.1.2 基于D触发器的虚拟可重构解码器 | 第38-39页 |
| 4.2 基于FPGA的时序电路片上进化设计研究 | 第39-46页 |
| 4.2.1 模六计数器 | 第40-43页 |
| 4.2.2 1010 序列检测器 | 第43-46页 |
| 4.3 本章小结 | 第46-47页 |
| 5 结论 | 第47-49页 |
| 5.1 工作总结 | 第47页 |
| 5.2 不足与展望 | 第47-49页 |
| 参考文献 | 第49-54页 |
| 致谢 | 第54-55页 |
| 攻读学位期间取得的科研成果清单 | 第55页 |