小数分频锁相环设计及其杂散与噪声的抑制补偿
| 摘要 | 第1-11页 |
| ABSTRCT | 第11-12页 |
| 第一章 绪论 | 第12-19页 |
| ·课题研究背景 | 第12-14页 |
| ·研究现状与存在问题 | 第14-17页 |
| ·本文的主要工作 | 第17页 |
| ·本文的组织结构 | 第17-19页 |
| 第二章 小数分频锁相环结构及其噪声分析 | 第19-37页 |
| ·小数分频锁相环 | 第19-26页 |
| ·ΔΣ 小数分频锁相结构 | 第19-20页 |
| ·锁相环的重要设计参数 | 第20页 |
| ·环路带宽自适应技术 | 第20-26页 |
| ·噪声与杂散来源及其抑制技术 | 第26-34页 |
| ·参考杂散及其抑制方法 | 第27-32页 |
| ·小数杂散及其抑制方法 | 第32-34页 |
| ·VCO噪声来源与抑制 | 第34页 |
| ·小数型锁相环噪声模型及其分析 | 第34-36页 |
| ·小结 | 第36-37页 |
| 第三章 基于 ΔΣ 调制与随机加抖的杂散抑制技术 | 第37-49页 |
| ·ΔΣ 调制技术 | 第37-38页 |
| ·全数字 ΔΣ 调制器 | 第38-44页 |
| ·一阶全数字 ΔΣ 调制器 | 第38-40页 |
| ·高阶全数字 ΔΣ 调制器 | 第40-43页 |
| ·全数字 ΔΣ 调制器的实质 | 第43-44页 |
| ·加抖技术 | 第44-48页 |
| ·非整形最低位加抖技术 | 第44-46页 |
| ·噪声整形最低位加抖技术 | 第46-48页 |
| ·小结 | 第48-49页 |
| 第四章 小数PLL中的DAC噪声补偿 | 第49-57页 |
| ·数模转换器概述 | 第49-50页 |
| ·基于 ΔΣ DAC的噪声补偿 | 第50-55页 |
| ·小数PLL的DAC噪声补偿原理 | 第50-52页 |
| ·ΔΣ DAC技术 | 第52-55页 |
| ·提高DAC匹配的技术 | 第55-56页 |
| ·DAC的匹配设计 | 第55-56页 |
| ·动态元件匹配技术 | 第56页 |
| ·小结 | 第56-57页 |
| 第五章 低噪声小数分频锁相环设计与版图实现 | 第57-76页 |
| ·PLL电路设计 | 第57-68页 |
| ·压控振荡器设计 | 第58-60页 |
| ·分频器设计 | 第60-65页 |
| ·锁定加速电路 | 第65-66页 |
| ·锁定检测电路 | 第66-68页 |
| ·PLL版图布局 | 第68-69页 |
| ·模拟结果分析 | 第69-71页 |
| ·PLL性能快速验证 | 第71-74页 |
| ·分频器verilog模型建立 | 第72-74页 |
| ·仿真结果对比 | 第74页 |
| ·小结 | 第74-76页 |
| 第六章 结束语 | 第76-78页 |
| ·工作总结 | 第76页 |
| ·工作展望 | 第76-78页 |
| 致谢 | 第78-80页 |
| 参考文献 | 第80-84页 |
| 作者在学期间取得的学术成果 | 第84页 |
