| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第一章 绪论 | 第11-16页 |
| ·选题依据、来源及意义 | 第11-12页 |
| ·高性能 ADC 发展趋势 | 第12-14页 |
| ·本文主要工作和结构安排 | 第14-16页 |
| 第二章 基于时间交错采样技术的 ADC | 第16-36页 |
| ·ADC 工作原理概述 | 第16-17页 |
| ·时间交错采样技术 | 第17-18页 |
| ·采样网络 | 第18-20页 |
| ·时钟抖动带来的采样误差 | 第20-23页 |
| ·时钟抖动对 ADC 性能的影响 | 第20-22页 |
| ·时钟抖动的建模 | 第22-23页 |
| ·时间交错 ADC 通道失配分析 | 第23-29页 |
| ·失调失配 | 第24-26页 |
| ·增益失配 | 第26-27页 |
| ·采样时间失配 | 第27-28页 |
| ·三种失配下信噪比与输入频率的关系 | 第28-29页 |
| ·带宽失配 | 第29页 |
| ·时间交错 ADC 校正方法 | 第29-35页 |
| ·电路校准技术 | 第30-31页 |
| ·数字域处理 | 第31-35页 |
| ·本章小结 | 第35-36页 |
| 第三章 时间交错 ADC 中的 SUB_ADC | 第36-43页 |
| ·SUB_ADC 结构分类 | 第36-42页 |
| ·闪电式 ADC | 第36-37页 |
| ·流水线式 ADC | 第37-38页 |
| ·逐次逼近式 ADC | 第38-39页 |
| ·过采样ΣΔ式 ADC | 第39-40页 |
| ·折叠插值结构 ADC | 第40-42页 |
| ·SUB_ADC 的选择 | 第42页 |
| ·本章小结 | 第42-43页 |
| 第四章 基于时间交错的 8-BIT 2GSPSADC 设计 | 第43-83页 |
| ·时间交错 ADC 总体结构设计 | 第43-45页 |
| ·采样/保持电路 | 第45-53页 |
| ·第一级采保设计 | 第47-50页 |
| ·采样/保持误差控制设计 | 第50-51页 |
| ·采保设计仿真结果 | 第51-53页 |
| ·低抖动两相时钟设计 | 第53-56页 |
| ·时钟总体结构设计 | 第53-54页 |
| ·脉宽调整电路 | 第54-56页 |
| ·单通道 SUB_ADC 设计 | 第56-61页 |
| ·预置放大器 | 第56-58页 |
| ·比较器 | 第58-59页 |
| ·折叠放大器设计 | 第59-61页 |
| ·时间交错 ADC 校正 | 第61-67页 |
| ·单通道自校正 | 第61-64页 |
| ·通道间失配校正 | 第64-67页 |
| ·接口电路 | 第67-73页 |
| ·接口电平规范 | 第67-70页 |
| ·输入 MUX | 第70-71页 |
| ·输入共模电路 | 第71-72页 |
| ·超高速输出电路设计 | 第72-73页 |
| ·版图设计 | 第73-78页 |
| ·版图设计基础 | 第73-74页 |
| ·匹配性的设计 | 第74-76页 |
| ·减小噪声的设计 | 第76-77页 |
| ·总体版图 | 第77-78页 |
| ·可靠性设计 | 第78-79页 |
| ·封装建模设计 | 第79-82页 |
| ·封装寄生 | 第79-80页 |
| ·寄生模型 | 第80-82页 |
| ·本章小结 | 第82-83页 |
| 第五章 ADC 测试 | 第83-91页 |
| ·ADC 性能参数 | 第83-86页 |
| ·静态参数 | 第83-84页 |
| ·动态参数 | 第84-86页 |
| ·ADC 测试基础 | 第86-88页 |
| ·测试结果 | 第88-90页 |
| ·本章小结 | 第90-91页 |
| 第六章 总结展望 | 第91-93页 |
| ·总结 | 第91页 |
| ·下一步工作展望 | 第91-93页 |
| 致谢 | 第93-94页 |
| 参考文献 | 第94-98页 |
| 攻硕期间取得的研究成果 | 第98-99页 |