LDPC编码技术在FPGA中的实现
| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第1章 引言 | 第10-19页 |
| ·选题依据 | 第10-11页 |
| ·研究意义 | 第11-14页 |
| ·国内外动态 | 第14-16页 |
| ·研究内容 | 第16-18页 |
| ·章节组织 | 第18-19页 |
| 第2章 QC-LDPC 编码的简介 | 第19-28页 |
| ·介绍 | 第19页 |
| ·QC-LDPC 的介绍 | 第19-23页 |
| ·生成矩阵 | 第23-27页 |
| ·总结 | 第27-28页 |
| 第3章 QC-LDPC 编码算法的实现 | 第28-45页 |
| ·简介 | 第28页 |
| ·基于 SRAA 的串行编码器 | 第28-31页 |
| ·基于 SRAA 的串行编码器的算法 | 第28-31页 |
| ·硬件需求和编码时间 | 第31页 |
| ·编码的时间 | 第31页 |
| ·基于 SRAA 的并行编码器 | 第31-35页 |
| ·直接矩阵乘法 | 第31-32页 |
| ·基于 SRAA 并行编码器的算法 | 第32-35页 |
| ·基于 SRAA 的并行编码器 1 的硬件需求 | 第35页 |
| ·编码需要的时间 | 第35页 |
| ·基于 SRAA 的并行编码器 | 第35-38页 |
| ·基于 SRAA 的并行编码器 2 的算法 | 第35-36页 |
| ·基于 SRAA 的并行编码器 2 的硬件需求 | 第36页 |
| ·编码需要的时间 | 第36-38页 |
| ·二级编码器 | 第38-43页 |
| ·二级编码器的算法 | 第38-43页 |
| ·二级编码器的硬件需求 | 第43页 |
| ·编码需要的时间 | 第43页 |
| ·总结 | 第43-45页 |
| 第4章 QC-LDPC 编码硬件的设计 | 第45-51页 |
| ·简介 | 第45页 |
| ·硬件结构概括 | 第45-46页 |
| ·评估平台 ML401 的简介 | 第46-50页 |
| ·总结 | 第50-51页 |
| 第5章 QC-LDPC 编码软件的运行 | 第51-78页 |
| ·简介 | 第51页 |
| ·生成矩阵循环行列式的生成器 | 第51-55页 |
| ·生成矩阵循环行列式的列 | 第55-56页 |
| ·基于 VHDL 的编码器 | 第56-60页 |
| ·编码器的运行 | 第60-74页 |
| ·试验台和仿真 | 第60-64页 |
| ·实现 | 第64-74页 |
| ·验证 | 第74-76页 |
| ·总结 | 第76-78页 |
| 结论 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-84页 |
| 攻读学位期间取得学术成果 | 第84-85页 |
| 附录A 所有图列表 | 第85-86页 |
| 附录B 所有表列表 | 第86页 |
