| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-14页 |
| ·课题研究背景与意义 | 第9-10页 |
| ·LDPC 码发展及其现状 | 第10-11页 |
| ·数字电视传输标准 | 第11-13页 |
| ·国外数字电视传输标准发展现状 | 第11页 |
| ·DMB-TH标准介绍 | 第11-13页 |
| ·本文的主要工作 | 第13-14页 |
| 第二章 LDPC 码原理及其编译码算法 | 第14-31页 |
| ·LDPC 码概述 | 第14-18页 |
| ·线性分组码的定义 | 第14-15页 |
| ·LDPC 码的定义 | 第15-16页 |
| ·LDPC 码的描述方法 | 第16-18页 |
| ·LDPC 码构造方法及其编码算法 | 第18-22页 |
| ·LDPC 码基本的构造方法 | 第19-20页 |
| ·LDPC 编码算法 | 第20-22页 |
| ·LDPC 码译码算法 | 第22-30页 |
| ·比特翻转译码算法 | 第22-23页 |
| ·概率域的BP译码算法 | 第23-24页 |
| ·对数域的BP译码算法 | 第24-26页 |
| ·Min-sum译码算法 | 第26-28页 |
| ·改进的Min-sum译码算法 | 第28-29页 |
| ·各种译码算法性能比较 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 DMB-TH系统中采用的LDPC码的研究 | 第31-37页 |
| ·准循环LDPC 码简介 | 第31-34页 |
| ·循环码的定义及其特点 | 第31-34页 |
| ·准循环LDPC 码 | 第34页 |
| ·DMB-TH系统中的准循环LDPC码的研究 | 第34-36页 |
| ·QC-LDPC 码的生成矩阵 | 第35页 |
| ·QC-LDPC 码的校验矩阵 | 第35-36页 |
| ·本章小结 | 第36-37页 |
| 第四章 DMB-TH系统下的LDPC码编码器的研究与实现 | 第37-53页 |
| ·基于生成矩阵的编码算法 | 第37-39页 |
| ·QC-LDPC 码编码器硬件实现方案的对比与选择 | 第39-44页 |
| ·SIPO编码器结构设计与优化 | 第39-42页 |
| ·PISO编码器结构设计与优化 | 第42-43页 |
| ·SIPO编码器和PISO编码器性能分析 | 第43-44页 |
| ·QC-LDPC 码多码率编码器的设计与实现 | 第44-51页 |
| ·基于QC-LDPC 码多码率编码器的整体结构设计 | 第44-46页 |
| ·关键模块SRAA电路的具体实现方法和结果验证 | 第46-48页 |
| ·QC-LDPC 码多码率编码器实现 | 第48-51页 |
| ·QC-LDPC 码多码率编码器验证 | 第51页 |
| ·本章小结 | 第51-53页 |
| 第五章 DMB-TH系统下的LDPC码译码器的研究与实现 | 第53-69页 |
| ·基于DMB-TH的LDPC码编译码器仿真平台的搭建 | 第53-54页 |
| ·DMB-TH系统下的LDPC码译码算法性能仿真及对比 | 第54-59页 |
| ·BP译码算法和Min-Sum算法性能对比 | 第54-56页 |
| ·BP译码算法和改进型最小和算法性能比较 | 第56-57页 |
| ·偏移最小和算法中偏移系数的选择 | 第57-58页 |
| ·迭代次数对偏移最小和算法性能的影响 | 第58-59页 |
| ·译码器硬件实现方案选择与总体结构设计 | 第59-61页 |
| ·译码器硬件实现方案比较与选择 | 第59-60页 |
| ·译码器总体结构设计 | 第60-61页 |
| ·部分并行译码器存储器组织方案 | 第61-63页 |
| ·部分并行译码器校验节点处理单元设计与实现 | 第63-64页 |
| ·部分并行译码器校验节点处理单元设计 | 第63页 |
| ·部分并行译码器校验节点处理单元实现 | 第63-64页 |
| ·部分并行译码器变量节点处理单元设计与实现 | 第64-66页 |
| ·部分并行译码器变量节点处理单元设计 | 第64-65页 |
| ·部分并行译码器变量节点处理单元实现 | 第65-66页 |
| ·译码器结果验证与指标分析 | 第66-68页 |
| ·本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| ·论文内容总结 | 第69-70页 |
| ·研究展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-75页 |
| 攻硕期间取得的研究成果 | 第75-76页 |
