高性能64位并行整数乘法器全定制设计与实现
| 摘要 | 第1-13页 |
| Abstract | 第13-14页 |
| 第一章 绪论 | 第14-27页 |
| §1.1 课题研究背景 | 第14页 |
| §1.2 国内外相关研究 | 第14-21页 |
| ·部分积产生技术相关研究 | 第15-17页 |
| ·部分积压缩技术 | 第17-21页 |
| §1.3 并行乘法相关研究 | 第21-23页 |
| §1.4 全定制设计方法研究 | 第23-24页 |
| §1.5 课题主要研究工作 | 第24-25页 |
| §1.6 论文结构 | 第25-27页 |
| 第二章 并行整数乘法器总体结构设计 | 第27-37页 |
| §2.1 并行整数乘法算法 | 第27-32页 |
| ·64位并行整数乘法操作模式 | 第27-29页 |
| ·误差引入 | 第29-30页 |
| ·误差修正 | 第30-31页 |
| ·修正值合并 | 第31-32页 |
| §2.2 子字并行乘法器的总体结构 | 第32-35页 |
| §2.3 算法结构验证 | 第35-36页 |
| §2.4 本章小结 | 第36-37页 |
| 第三章 并行整数乘法器逻辑设计 | 第37-47页 |
| §3.1 部分积产生子模块逻辑实现 | 第37-41页 |
| §3.2 修正位产生子模块逻辑实现 | 第41-42页 |
| §3.3 部分积压缩子模块逻辑实现 | 第42-46页 |
| ·4:2压缩器逻辑优化设计 | 第42-45页 |
| ·3:2CSA逻辑优化设计 | 第45-46页 |
| §3.4 逻辑性能分析 | 第46页 |
| §3.5 本章小结 | 第46-47页 |
| 第四章 并行整数乘法器电路设计 | 第47-62页 |
| §4.1 部分积产生子模块电路实现 | 第47-51页 |
| ·被乘数倍数选择电路优化设计 | 第47-49页 |
| ·符号位选择和部分积符号扩展电路优化设计 | 第49-50页 |
| ·部分积选择电路优化设计 | 第50-51页 |
| §4.2 部分积压缩子模块电路优化实现 | 第51-55页 |
| ·4:2压缩器电路设计 | 第51-54页 |
| ·3:2CSA电路设计 | 第54-55页 |
| §4.3 修正位产生电路设计 | 第55页 |
| §4.4 电路参数优化策略 | 第55-59页 |
| §4.5 整体电路设计 | 第59-61页 |
| §4.6 本章小结 | 第61-62页 |
| 第五章 并行整数乘法器版图设计 | 第62-76页 |
| §5.1 乘法器版图设计流程 | 第62-63页 |
| §5.2 版图布局规划 | 第63-67页 |
| ·部分积选择单元和被乘数预处理单元布局规划 | 第64页 |
| ·解码单元和部分积选择单元布局规划 | 第64-66页 |
| ·部分积压缩单元布局规划 | 第66-67页 |
| ·修正值产生单元及延时单元布局 | 第67页 |
| ·整体版图规划 | 第67页 |
| §5.3 乘法器单元版图设计与互连 | 第67-73页 |
| ·单元版图设计 | 第68-70页 |
| ·局部版图互连 | 第70-73页 |
| ·总体版图互连 | 第73页 |
| §5.4 版图模拟 | 第73-75页 |
| §5.5 本章小结 | 第75-76页 |
| 第六章 并行整数乘法器测试方案和IP核设计 | 第76-88页 |
| §6.1 测试方案 | 第76-77页 |
| ·功能测试 | 第76-77页 |
| ·性能测试 | 第77页 |
| §6.2 投片测试难题及扫描链的加入 | 第77-81页 |
| ·投片测试难题 | 第77-78页 |
| ·扫描测试思想 | 第78-81页 |
| §6.3 IP核生成及IP模型建立 | 第81-87页 |
| ·IP核设计及设计重用 | 第81-83页 |
| ·IP硬核模型建立 | 第83-87页 |
| §6.4 本章小结 | 第87-88页 |
| 第七章 结束语 | 第88-90页 |
| §7.1 课题工作总结 | 第88页 |
| §7.2 未来工作展望 | 第88-90页 |
| 致谢 | 第90-91页 |
| 参考文献 | 第91-94页 |
| 攻读硕士期间发表和撰写的论文 | 第94页 |
