| 摘要 | 第1-5页 |
| ABSTRACT | 第5-13页 |
| 第1章 绪论 | 第13-21页 |
| ·研究背景 | 第13-16页 |
| ·数据并行应用对处理能力的需求 | 第13-14页 |
| ·高性能体系结构的发展趋势 | 第14-16页 |
| ·数据并行存储系统的研究意义 | 第16-19页 |
| ·数据并行应用对存储系统的需求 | 第16-17页 |
| ·数据并行存储系统的设计空间 | 第17-18页 |
| ·小结 | 第18-19页 |
| ·论文的研究目标和主要工作 | 第19页 |
| ·论文的结构 | 第19-21页 |
| 第2章 相关工作 | 第21-36页 |
| ·Imagine 和 Merrimac | 第21-23页 |
| ·微体系结构概述 | 第21-22页 |
| ·存储系统的软硬件支持 | 第22-23页 |
| ·CELL | 第23-25页 |
| ·微体系结构概述 | 第23-24页 |
| ·存储系统的软硬件支持 | 第24-25页 |
| ·VIRAM | 第25-26页 |
| ·微体系结构概述 | 第25-26页 |
| ·存储系统的软硬件支持 | 第26页 |
| ·CUDA | 第26-28页 |
| ·微体系结构概述 | 第26-28页 |
| ·存储系统的软硬件支持 | 第28页 |
| ·Larrabee | 第28-30页 |
| ·微体系结构概述 | 第28-29页 |
| ·存储系统的软硬件支持 | 第29-30页 |
| ·TRIPS | 第30-32页 |
| ·微体系结构概述 | 第30-31页 |
| ·存储系统的软硬件支持 | 第31-32页 |
| ·RAW | 第32-33页 |
| ·微体系结构概述 | 第32-33页 |
| ·存储系统的软硬件支持 | 第33页 |
| ·小结 | 第33-36页 |
| 第3章 数据并行存储系统模型的结构分析 | 第36-50页 |
| ·流访存模型及应用分类 | 第36-37页 |
| ·数据并行存储系统的结构模型分析 | 第37-40页 |
| ·现代DRAM 结构 | 第38-39页 |
| ·数据并行存储系统模型 | 第39-40页 |
| ·数据并行存储系统模型评测和优化 | 第40-48页 |
| ·理想应用性能分析 | 第41-45页 |
| ·实际应用性能分析 | 第45-48页 |
| ·小结 | 第48-50页 |
| 第4章 分片式流处理器存储系统的设计与性能评价 | 第50-63页 |
| ·分片式处理器微体系结构概述 | 第50-51页 |
| ·数据并行存储系统的模块设计 | 第51-56页 |
| ·流存储系统概述 | 第51-52页 |
| ·AG 模块 | 第52-54页 |
| ·Bank 控制器模块 | 第54-55页 |
| ·DRAM 模块 | 第55页 |
| ·ROB 模块 | 第55-56页 |
| ·流访存系统的软件模拟器实现 | 第56-59页 |
| ·AG 模块：ag_evaluate()函数实现 | 第56页 |
| ·Bank 控制器模块：bank_evaluate()函数实现 | 第56-58页 |
| ·DRAM 模块：DRAM 调度函数实现 | 第58页 |
| ·ROB 模块：rob_evaluate()函数实现 | 第58-59页 |
| ·性能评测 | 第59-62页 |
| ·AG 宽度对性能的影响 | 第59-60页 |
| ·DRAM 调度策略对性能的影响 | 第60-61页 |
| ·Buffer 深度的影响 | 第61-62页 |
| ·小结 | 第62-63页 |
| 第5章 分片式流处理器存储系统的仿真验证 | 第63-75页 |
| ·仿真验证的意义及流程 | 第63页 |
| ·数据并行存储系统的 RTL 级设计实现 | 第63-70页 |
| ·Stream Buffer 模块的设计实现 | 第64页 |
| ·AG 模块的设计实现 | 第64-66页 |
| ·Bank 控制器模块的设计实现 | 第66-68页 |
| ·SDRAM 控制器模块的设计实现 | 第68-70页 |
| ·仿真及综合结果 | 第70-74页 |
| ·仿真结果 | 第70-72页 |
| ·综合结果 | 第72-74页 |
| ·小结 | 第74-75页 |
| 第6章 全文总结 | 第75-78页 |
| ·研究工作和成果 | 第75-76页 |
| ·未来工作的展望 | 第76-78页 |
| 参考文献 | 第78-82页 |
| 在读期间发表的学术论文与取得的研究成果 | 第82-83页 |
| 在读期间参与的科研项目 | 第83-84页 |
| 致谢 | 第84页 |