应用于SoC的频率综合器的ASIC设计
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 第一章 绪论 | 第8-13页 |
| ·研究背景 | 第8-11页 |
| ·本文的工作 | 第11-12页 |
| ·直接数字频率合成器的设计（DDS） | 第11-12页 |
| ·全数字锁相环频率合成器的设计（ADPLL） | 第12页 |
| ·论文结构 | 第12-13页 |
| 第二章 DDS 与ADPLL 原理及应用 | 第13-25页 |
| ·直接数字频率合成器（DDS）原理 | 第13-15页 |
| ·直接数字频率合成器（DDS）的主要应用 | 第15-18页 |
| ·应用于雷达系统 | 第15-16页 |
| ·应用于RFID 阅读器智能天线系统 | 第16-18页 |
| ·全数字锁相环（ADPLL）频率合成器工作原理 | 第18-19页 |
| ·全数字锁相环（ADPLL）频率合成器的主要应用 | 第19-20页 |
| ·频率合成器的主要技术指标 | 第20-22页 |
| ·DDS 与PLL 相配合的频率合成技术 | 第22-23页 |
| ·基于ASIC 的数字电路设计流程 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 DDS 电路设计与实现 | 第25-54页 |
| ·DDS 的系统设计 | 第25-26页 |
| ·流水线技术与ROM 压缩算法 | 第26-30页 |
| ·流水线技术 | 第26-27页 |
| ·ROM 压缩算法 | 第27-30页 |
| ·流水线累加器电路设计 | 第30-33页 |
| ·ROM 模块电路设计 | 第33-39页 |
| ·地址产生模块 | 第33-34页 |
| ·ROM 存储表 | 第34-36页 |
| ·算数处理模块 | 第36-38页 |
| ·数据转换模块 | 第38-39页 |
| ·总体功能仿真 | 第39-41页 |
| ·DDS 的物理设计 | 第41-48页 |
| ·逻辑综合 | 第41-43页 |
| ·布局布线 | 第43-45页 |
| ·时序分析 | 第45-48页 |
| ·后仿真 | 第48-50页 |
| ·功耗分析 | 第50-52页 |
| ·本章小结 | 第52-54页 |
| 第四章 ADPLL 电路设计与实现 | 第54-67页 |
| ·电路结构设计 | 第54-61页 |
| ·数控振荡器（DCO） | 第54-56页 |
| ·鉴频鉴相器 | 第56-57页 |
| ·控制模块 | 第57-58页 |
| ·串入并出模块 | 第58-60页 |
| ·可编程反馈分频模块 | 第60-61页 |
| ·后端设计 | 第61-63页 |
| ·数控振荡器的后端设计 | 第61-62页 |
| ·其余模块的后端设计 | 第62-63页 |
| ·后仿真 | 第63-66页 |
| ·本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 参考文献 | 第69-72页 |
| 发表论文和参加科研情况说明 | 第72-73页 |
| 致谢 | 第73页 |
