嵌入式CPU的纳米尺度SRAM设计研究
| 致谢 | 第1-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-13页 |
| 图表目录 | 第13-15页 |
| 第1章 绪论 | 第15-25页 |
| ·引言 | 第15页 |
| ·研究背景 | 第15-22页 |
| ·嵌入式存储器概况 | 第15-18页 |
| ·自主嵌入式CPU简介 | 第18-19页 |
| ·自主嵌入式CPU的性能瓶颈 | 第19-21页 |
| ·多值逻辑的探索 | 第21-22页 |
| ·嵌入式存储器在系统级的时序收敛问题 | 第22页 |
| ·论文的研究内容和创新点 | 第22-24页 |
| ·论文章节安排 | 第24-25页 |
| 第2章 嵌入式SRAM的现状、发展与挑战 | 第25-45页 |
| ·嵌入式SRAM的设计技术研究 | 第25-39页 |
| ·SRAM的基本结构 | 第25-26页 |
| ·地址译码电路 | 第26-29页 |
| ·灵敏放大电路 | 第29-34页 |
| ·时序控制电路 | 第34-37页 |
| ·低功耗设计技术 | 第37-39页 |
| ·嵌入式SRAM的发展趋势 | 第39-41页 |
| ·嵌入式SRAM面临的挑战 | 第41-43页 |
| ·本章小节 | 第43-45页 |
| 第3章 亚100纳米SRAM的稳定性分析 | 第45-63页 |
| ·存储单元的研究 | 第45-48页 |
| ·电阻负载的四管存储单元 | 第45-46页 |
| ·TFT负载的四管存储单元 | 第46页 |
| ·标准CMOS六管存储单元 | 第46-48页 |
| ·SRAM静态噪声容限分析 | 第48-53页 |
| ·长沟道SRAM的SNM解析模型 | 第48-50页 |
| ·短沟道SRAM的SNM解析模型 | 第50-53页 |
| ·SNM的计算机模拟及仿真结果 | 第53-54页 |
| ·亚100纳米SRAM的失效统计分析 | 第54-62页 |
| ·工艺参数变化分析 | 第55-56页 |
| ·蒙特卡罗分析 | 第56-57页 |
| ·读失效分析 | 第57-59页 |
| ·写失效分析 | 第59-61页 |
| ·保持失效分析 | 第61-62页 |
| ·本章小节 | 第62-63页 |
| 第4章 纳米尺度SRAM的设计方法 | 第63-95页 |
| ·设计方案 | 第63-65页 |
| ·工艺概述 | 第63-64页 |
| ·设计目标 | 第64页 |
| ·设计方法 | 第64-65页 |
| ·SRAM的整体架构 | 第65-66页 |
| ·全定制设计单元 | 第66-77页 |
| ·存储阵列优化设计 | 第67-69页 |
| ·时序控制电路设计 | 第69-72页 |
| ·灵敏放大电路设计 | 第72-75页 |
| ·位线预充电电路设计 | 第75-77页 |
| ·半定制设计单元 | 第77-84页 |
| ·地址译码电路设计 | 第80-83页 |
| ·数据输入输出电路设计 | 第83-84页 |
| ·版图设计 | 第84-90页 |
| ·设计策略 | 第84-85页 |
| ·设计流程 | 第85-89页 |
| ·版图验证 | 第89-90页 |
| ·版图实现 | 第90页 |
| ·仿真结果 | 第90-93页 |
| ·本章小节 | 第93-95页 |
| 第5章 嵌入式存储器的时钟偏差规划设计 | 第95-109页 |
| ·现有时钟偏差规划方法分析 | 第95-96页 |
| ·针对嵌入式存储器的时钟偏差规划的提出 | 第96-99页 |
| ·时钟偏差规划问题描述 | 第96-97页 |
| ·存储器读操作时间对频率的限制 | 第97-98页 |
| ·存储器低功耗设计对频率的限制 | 第98-99页 |
| ·新型时钟偏差规划设计原理 | 第99页 |
| ·基于PSO算法的时钟偏差规划 | 第99-102页 |
| ·PSO算法原理 | 第99-100页 |
| ·适应函数的选择 | 第100-101页 |
| ·有用时钟偏差优化过程 | 第101-102页 |
| ·实验结果分析 | 第102-107页 |
| ·零时钟偏差设计结果 | 第102-103页 |
| ·经典图论算法结果 | 第103-104页 |
| ·PSO算法结果 | 第104-106页 |
| ·算法结果比较 | 第106-107页 |
| ·本章小节 | 第107-109页 |
| 第6章 总结与展望 | 第109-113页 |
| ·论文总结 | 第109-110页 |
| ·展望 | 第110-113页 |
| 参考文献 | 第113-123页 |
| 攻读学位期间所取得的科研成果 | 第123页 |
