| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第7-10页 |
| 1.1 频率合成技术简介 | 第7页 |
| 1.2 频率综合器发展现状及趋势 | 第7-9页 |
| 1.3 课题简介及内容安排 | 第9-10页 |
| 2 频率合成技术原理及关键指标 | 第10-30页 |
| 2.1 直接模拟式频率合成技术(DS) | 第10-11页 |
| 2.1.1 直接模拟式频率合成技术(DS)基本原理 | 第10-11页 |
| 2.2 间接式频率合成技术(PLL) | 第11-17页 |
| 2.2.1 间接式频率合成技术(PLL)基本工作原理 | 第12页 |
| 2.2.2 间接式频率合成技术(PLL)各组成部件 | 第12-17页 |
| 2.3 直接数字式频率合成技术(DDS) | 第17-20页 |
| 2.3.1 直接数字频率合成技术(DDS)基本原理 | 第18-19页 |
| 2.3.2 直接频率合成技术(DDS)特点 | 第19-20页 |
| 2.4 频率综合器中的相噪指标分析与设计指导 | 第20-24页 |
| 2.4.1 相位噪声理论与设计技术 | 第20-23页 |
| 2.4.2 频率合成器低相位噪声设计指导 | 第23-24页 |
| 2.5 频率综合器的杂散性能分析与设计指导 | 第24-30页 |
| 2.5.1 PLL的杂散性能分析与设计指导 | 第25-26页 |
| 2.5.2 DS的低杂散分析与设计指导 | 第26-28页 |
| 2.5.3 DDS的杂散分析与设计指导 | 第28-30页 |
| 3 频率综合器系统论证与设计 | 第30-60页 |
| 3.1 宽带低相噪小步进频率综合器指标 | 第30页 |
| 3.2 频率综合器系统总体设计 | 第30-44页 |
| 3.2.1 频率综合器方案制定 | 第30-34页 |
| 3.2.2 关键器件的选择与方案可行性论证 | 第34-44页 |
| 3.3 硬件电路与结构设计 | 第44-60页 |
| 3.3.1 梳谱发生器硬件电路设计 | 第44-47页 |
| 3.3.2 DDS硬件电路设计 | 第47-49页 |
| 3.3.3 PLL硬件电路设计 | 第49-53页 |
| 3.3.4 扩频模块硬件电路设计 | 第53-54页 |
| 3.3.5 单片机控制系统电路设计 | 第54-55页 |
| 3.3.6 频率综合器PCB布板与结构设计 | 第55-60页 |
| 4 频率综合器系统调试与结果分析 | 第60-69页 |
| 4.1 宽带低相噪小步进频率综合器数据测试 | 第60-62页 |
| 4.1.1 电路调试 | 第60-62页 |
| 4.1.2 杂散与相噪指标测试 | 第62页 |
| 4.1.3 频率步进测试 | 第62页 |
| 4.2 测试结果分析 | 第62-69页 |
| 5 总结与展望 | 第69-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 附录 | 第73页 |
