低时延—消耗CORDIC算法及结构的技术研究
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 研究背景及意义 | 第12-13页 |
| 1.1.1 研究背景 | 第12页 |
| 1.1.2 研究意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-14页 |
| 1.3 论文的主要内容 | 第14-15页 |
| 1.4 论文的主要结构 | 第15-16页 |
| 第2章 CORDIC算法综述 | 第16-36页 |
| 2.1 CORDIC算法的基本原理 | 第16-21页 |
| 2.1.1 旋转模式 | 第18-19页 |
| 2.1.2 向量模式 | 第19页 |
| 2.1.3 统一CORDIC算法 | 第19-21页 |
| 2.2 CORDIC算法的定点化及误差分析 | 第21-22页 |
| 2.2.1 CORDIC算法的定点量化 | 第21页 |
| 2.2.2 CORDIC算法的误差分析 | 第21-22页 |
| 2.3 CORDIC算法的设计指标 | 第22-24页 |
| 2.3.1 速度指标 | 第23页 |
| 2.3.2 面积指标 | 第23页 |
| 2.3.3 功耗指标 | 第23-24页 |
| 2.4 CORDIC算法的实现结构 | 第24-26页 |
| 2.4.1 反馈结构 | 第24页 |
| 2.4.2 流水线结构 | 第24-26页 |
| 2.4.3 粒度迭代结构 | 第26页 |
| 2.5 FPGA设计概述 | 第26-34页 |
| 2.5.1 可编程逻辑器件介绍 | 第26-27页 |
| 2.5.2 FPGA及其工作原理介绍 | 第27-28页 |
| 2.5.3 FPGA芯片结构 | 第28-30页 |
| 2.5.4 FPGA设计流程 | 第30-32页 |
| 2.5.5 知识产权核 | 第32页 |
| 2.5.6 FPGA开发工具 | 第32-33页 |
| 2.5.7 硬件描述语言简介 | 第33-34页 |
| 2.6 小结 | 第34-36页 |
| 第3章 CORDIC算法的结构改进 | 第36-43页 |
| 3.1 CORDC算法的局限性 | 第36-38页 |
| 3.1.1 存储容量 | 第36-38页 |
| 3.1.2 运算速度 | 第38页 |
| 3.1.3 角度范围 | 第38页 |
| 3.2 CORDIC算法的改进 | 第38-42页 |
| 3.2.1 压缩ROM容量 | 第38-39页 |
| 3.2.2 模校正因子的简化 | 第39-41页 |
| 3.2.3 减少迭代次数 | 第41-42页 |
| 3.2.4 旋转角度范围的扩展 | 第42页 |
| 3.3 小结 | 第42-43页 |
| 第4章 CORDIC算法的设计及结果分析 | 第43-53页 |
| 4.1 系统整体设计 | 第43-44页 |
| 4.1.1 总体结构框图 | 第43页 |
| 4.1.2 端口描述 | 第43-44页 |
| 4.2 单元设计 | 第44-48页 |
| 4.2.1 前置处理单元的设计 | 第44-45页 |
| 4.2.2 核心处理单元的设计 | 第45-46页 |
| 4.2.3 后置处理单元的设计 | 第46-47页 |
| 4.2.4 RTL结构图 | 第47-48页 |
| 4.3 仿真及实验结果分析 | 第48-51页 |
| 4.3.1 ModelSim简介 | 第48页 |
| 4.3.2 仿真结果 | 第48-49页 |
| 4.3.3 误差分析 | 第49页 |
| 4.3.4 面积分析 | 第49-50页 |
| 4.3.5 最高工作频率与时延分析 | 第50-51页 |
| 4.3.6 功耗分析 | 第51页 |
| 4.4 小结 | 第51-53页 |
| 结论 | 第53-55页 |
| 参考文献 | 第55-59页 |
| 致谢 | 第59-60页 |
| 附录A 攻读硕士学位期间发表的论文目录 | 第60页 |
