基于FPGA的多路CPRI测试系统设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 研究背景 | 第10-11页 |
| 1.2 研究现状 | 第11-13页 |
| 1.3 研究内容 | 第13-14页 |
| 1.3.1 主要工作 | 第13-14页 |
| 1.3.2 参数指标及结果预期 | 第14页 |
| 1.4 章节安排 | 第14-16页 |
| 第2章 整体测试方案 | 第16-24页 |
| 2.1 分布式基站基本结构 | 第16-18页 |
| 2.2 CPRI链路及协议结构 | 第18-21页 |
| 2.2.1 CPRI链路结构 | 第18-20页 |
| 2.2.2 CPRI协议结构 | 第20-21页 |
| 2.3 模块设计及工作流程 | 第21-22页 |
| 2.4 本章小结 | 第22-24页 |
| 第3章 BBU源发射端的实现 | 第24-46页 |
| 3.1 IQ信号源设计与实现 | 第24-30页 |
| 3.1.1 递增数源设计与实现 | 第24-26页 |
| 3.1.2 伪随机码源设计与实现 | 第26-29页 |
| 3.1.3 信号源IQ仪表 | 第29-30页 |
| 3.2 CPRI组帧模块实现 | 第30-37页 |
| 3.2.1 CPRI基本帧结构 | 第31-32页 |
| 3.2.2 CPRI控制帧结构 | 第32-33页 |
| 3.2.3 CPRIIQ数据帧结构 | 第33页 |
| 3.2.4 CPRI组帧模块实现 | 第33-37页 |
| 3.3 GTX发送模块实现 | 第37-44页 |
| 3.3.1 GTX发送结构 | 第37-39页 |
| 3.3.2 GTX同步技术选择 | 第39-40页 |
| 3.3.3 编解码选择 | 第40-44页 |
| 3.4 本章小结 | 第44-46页 |
| 第4章 RRU接收端及误码计算模块的实现 | 第46-58页 |
| 4.1 GTX接收模块实现 | 第46-49页 |
| 4.2 超帧同步与slide同步实现 | 第49-52页 |
| 4.2.1 超帧同步实现 | 第49-50页 |
| 4.2.2 超帧同步效果分析 | 第50页 |
| 4.2.3 slide同步实现 | 第50-52页 |
| 4.3 CPRI解帧模块实现 | 第52-53页 |
| 4.4 误码计算模块设计 | 第53-54页 |
| 4.5 串口发送模块设计 | 第54-56页 |
| 4.6 本章小结 | 第56-58页 |
| 第5章 整体工程实现及性能分析 | 第58-70页 |
| 5.1 时钟配置 | 第58-62页 |
| 5.1.1 芯片选择 | 第58-60页 |
| 5.1.2 时钟电路选择 | 第60页 |
| 5.1.3 AD9548配置及硬件实现 | 第60-62页 |
| 5.2 误码显示界面设计与实现 | 第62-64页 |
| 5.3 性能分析及结果验证 | 第64-68页 |
| 5.3.1 整体性能分析 | 第64-65页 |
| 5.3.2 结果显示与比较 | 第65-68页 |
| 5.4 时钟偏差对传输信号的影响 | 第68-69页 |
| 5.4.1 影响产生及原因分析 | 第68-69页 |
| 5.4.2 解决方法 | 第69页 |
| 5.5 本章小结 | 第69-70页 |
| 结论 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76页 |
