Verilog-to-MSVL程序翻译软件的实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-13页 |
| 1.1 研究背景 | 第7-8页 |
| 1.2 时序逻辑程序设计语言 | 第8-9页 |
| 1.3 论文工作内容 | 第9-10页 |
| 1.4 论文组织结构 | 第10-13页 |
| 第二章 硬件描述语言 Verilog | 第13-19页 |
| 2.1 模块 | 第13-14页 |
| 2.2 结构要素 | 第14-18页 |
| 2.2.1 数据类型 | 第15页 |
| 2.2.2 运算符 | 第15-16页 |
| 2.2.3 流程控制 | 第16页 |
| 2.2.4 块语句 | 第16-17页 |
| 2.2.5 结构说明语句 | 第17-18页 |
| 2.2.6 时序控制 | 第18页 |
| 2.3 本章小结 | 第18-19页 |
| 第三章 建模、仿真与验证语言 MSVL | 第19-27页 |
| 3.1 MSVL 简介 | 第19-22页 |
| 3.1.1 MSVL 关键字及操作符 | 第19-21页 |
| 3.1.2 MSVL 语法 | 第21-22页 |
| 3.2 MSV 解释器 | 第22-25页 |
| 3.2.1 MSV 解释器界面 | 第23页 |
| 3.2.2 MSV 解释器执行流程 | 第23-24页 |
| 3.2.3 MSV 解释器模式选择 | 第24-25页 |
| 3.3 本章小结 | 第25-27页 |
| 第四章 程序翻译软件的实现 | 第27-53页 |
| 4.1 程序翻译软件前端 | 第28-44页 |
| 4.1.1 预处理 | 第28-29页 |
| 4.1.2 词法分析 | 第29-34页 |
| 4.1.3 语法分析与语义检查 | 第34-40页 |
| 4.1.4 存储结构 | 第40-43页 |
| 4.1.5 中间文件存储 | 第43-44页 |
| 4.2 程序翻译软件后端 | 第44-51页 |
| 4.2.1 转换方法说明 | 第44-47页 |
| 4.2.2 结构优化 | 第47-49页 |
| 4.2.3 接口实现 | 第49-51页 |
| 4.3 本章小结 | 第51-53页 |
| 第五章 软件功能测试 | 第53-63页 |
| 5.1 超前进位加法器 | 第54-57页 |
| 5.2 飞船控制器的状态机 | 第57-61页 |
| 5.3 本章小结 | 第61-63页 |
| 第六章 总结与展望 | 第63-65页 |
| 6.1 总结 | 第63页 |
| 6.2 展望 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-70页 |
