网络处理器中的拥塞控制电路模块设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题背景与意义 | 第9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 研究内容与设计指标 | 第10-11页 |
| 1.3.1 研究内容 | 第10-11页 |
| 1.3.2 设计指标 | 第11页 |
| 1.4 本文组织结构 | 第11-13页 |
| 第二章 网络拥塞控制算法分析 | 第13-23页 |
| 2.1 IPv4网络数据报 | 第13页 |
| 2.2 拥塞避免算法分析 | 第13-17页 |
| 2.2.1 RED算法分析 | 第13-15页 |
| 2.2.2 WRED算法分析 | 第15页 |
| 2.2.3 ARED算法分析 | 第15-16页 |
| 2.2.4 SRED算法分析 | 第16-17页 |
| 2.2.5 拥塞避免算法总结 | 第17页 |
| 2.3 拥塞管理算法分析 | 第17-21页 |
| 2.3.1 FIFO队列算法分析 | 第17-18页 |
| 2.3.2 PQ队列算法分析 | 第18-19页 |
| 2.3.3 CQ队列算法分析 | 第19-20页 |
| 2.3.4 WFQ队列算法分析 | 第20-21页 |
| 2.3.5 拥塞管理算法总结 | 第21页 |
| 2.4 本章小结 | 第21-23页 |
| 第三章 拥塞控制方案分析与设计 | 第23-31页 |
| 3.1 网络处理器结构 | 第23-24页 |
| 3.2 拥塞控制整体方案设计与模块划分 | 第24页 |
| 3.3 拥塞控制各模块分析与方案设计 | 第24-30页 |
| 3.3.1 解析分类模块方案设计 | 第24-25页 |
| 3.3.2 WRED模块方案设计 | 第25-26页 |
| 3.3.3 队列模块方案设计 | 第26-27页 |
| 3.3.4 出队调度模块方案设计 | 第27-30页 |
| 3.4 本章小结 | 第30-31页 |
| 第四章 拥塞控制电路模块设计 | 第31-45页 |
| 4.1 拥塞控制顶层模块接口定义 | 第31-32页 |
| 4.2 解析分类模块设计 | 第32-34页 |
| 4.3 WRED模块设计 | 第34-40页 |
| 4.3.1 计算平均队列长度子模块设计 | 第35-36页 |
| 4.3.2 WRED处理子模块设计 | 第36-38页 |
| 4.3.3 计算丢包概率子模块设计 | 第38-40页 |
| 4.4 队列模块设计 | 第40-42页 |
| 4.4.1 计算队列长度子模块设计 | 第41-42页 |
| 4.4.2 仲裁信号处理子模块设计 | 第42页 |
| 4.5 出队调度模块设计 | 第42-44页 |
| 4.6 本章小结 | 第44-45页 |
| 第五章 验证与结果分析 | 第45-63页 |
| 5.1 功能验证 | 第45-54页 |
| 5.1.1 ModelSim简介 | 第45页 |
| 5.1.2 模块级功能验证 | 第45-51页 |
| 5.1.3 系统级功能验证 | 第51-54页 |
| 5.2 FPGA验证 | 第54-57页 |
| 5.2.1 ISE简介 | 第54页 |
| 5.2.2 FPGA开发板简介 | 第54-55页 |
| 5.2.3 综合报告 | 第55页 |
| 5.2.4 板级验证 | 第55-57页 |
| 5.3 DC逻辑综合 | 第57-59页 |
| 5.3.1 DC逻辑综合相关设置 | 第57-58页 |
| 5.3.2 DC逻辑综合结果 | 第58-59页 |
| 5.4 结果分析 | 第59-62页 |
| 5.4.1 队列长度稳定性对比与分析 | 第59-61页 |
| 5.4.2 丢包率对比与分析 | 第61页 |
| 5.4.3 设计指标完成情况总结 | 第61-62页 |
| 5.5 本章小结 | 第62-63页 |
| 第六章 总结与展望 | 第63-65页 |
| 6.1 总结 | 第63页 |
| 6.2 展望 | 第63-65页 |
| 参考文献 | 第65-69页 |
| 致谢 | 第69-71页 |
| 攻读硕士学位期间的成果 | 第71页 |
