| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 前言 | 第7-13页 |
| 1.1 研究的背景 | 第7-8页 |
| 1.2 发展现状 | 第8-10页 |
| 1.3 CMOS 工艺发展及其对模拟电路设计的影响 | 第10-11页 |
| 1.4 论文的组织和安排 | 第11-13页 |
| 第二章 流水线 ADC 的基本工作原理 | 第13-25页 |
| 2.1 ADC 基本概念 | 第13-15页 |
| 2.2 流水线结构 ADC | 第15-18页 |
| 2.2.1 每级精度的考虑 | 第15-16页 |
| 2.2.2 数字冗余位设计 | 第16-18页 |
| 2.3 流水线 ADC 的误差来源 | 第18-22页 |
| 2.3.1 失调误差 | 第18-19页 |
| 2.3.2 增益误差 | 第19页 |
| 2.3.3 非线性误差 | 第19-20页 |
| 2.3.4 噪声 | 第20-22页 |
| 2.4 改善性能的方法 | 第22-24页 |
| 2.4.1 失调存储消除技术 | 第22-23页 |
| 2.4.2 数字校准技术 | 第23-24页 |
| 2.5 本章小结 | 第24-25页 |
| 第三章 流水线模数转换器结构的系统分析 | 第25-45页 |
| 3.1 流水线 ADC 的结构性能分析 | 第25-32页 |
| 3.1.1 增益数模单元(MDAC)性能指标考虑 | 第25-30页 |
| 3.1.1.1 转换速度 | 第25-26页 |
| 3.1.1.2 转换精度 | 第26-27页 |
| 3.1.1.3 噪声 | 第27-30页 |
| 3.1.2 电容失配的影响 | 第30-32页 |
| 3.2 SHA-less 结构设计考虑 | 第32-37页 |
| 3.2.1 采样网络失配和时钟偏差容限分析 | 第33-35页 |
| 3.2.2 第一级采样网络的设计 | 第35-37页 |
| 3.3 流水线 ADC 的优化 | 第37-42页 |
| 3.3.1 噪声性能的分析 | 第38-40页 |
| 3.3.2 功耗与电容衰减因子和每级精度的关系 | 第40-42页 |
| 3.4 最终系统结构的设计 | 第42-44页 |
| 3.4.1 结构的选择 | 第42-43页 |
| 3.4.2 采样电容的确定 | 第43-44页 |
| 3.5 本章小结 | 第44-45页 |
| 第四章 流水线 ADC 关键电路的实现 | 第45-73页 |
| 4.1 MDAC 的设计 | 第45-46页 |
| 4.2 MDAC 中运算放大器的设计 | 第46-59页 |
| 4.2.1 运算放大器的指标和结构选择 | 第47-49页 |
| 4.2.1.1 运算放大器的指标确定 | 第47页 |
| 4.2.1.2 运算放大器结构的选择 | 第47-49页 |
| 4.2.2 Gain boosting 技术的理论基础 | 第49-53页 |
| 4.2.3 运放的设计 | 第53-59页 |
| 4.3 自举开关的设计 | 第59-61页 |
| 4.3.1 开关线性度 | 第59-60页 |
| 4.3.2 自举开关 | 第60-61页 |
| 4.4 比较器的设计 | 第61-65页 |
| 4.4.1 预放大器的设计 | 第63页 |
| 4.4.2 锁存器原理的分析 | 第63-65页 |
| 4.5 时钟产生电路 | 第65-66页 |
| 4.6 第一级流水线级电路整体的仿真 | 第66-70页 |
| 4.7 版图设计 | 第70-72页 |
| 4.7.1 布局 | 第71页 |
| 4.7.2 匹配设计 | 第71-72页 |
| 4.8 本章小结 | 第72-73页 |
| 第五章 总结与未来的工作 | 第73-75页 |
| 5.1 总结 | 第73页 |
| 5.2 未来的工作 | 第73-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 研究成果 | 第81-82页 |