| 摘要 | 第2-3页 |
| ABSTRACT | 第3页 |
| 1 绪论 | 第11-20页 |
| 1.1 前言 | 第11-12页 |
| 1.2 浮栅存储单元工作机理介绍 | 第12-13页 |
| 1.3 浮栅单元电荷运输机制 | 第13-16页 |
| 1.3.1 FN 隧穿 | 第13-14页 |
| 1.3.2 沟道热电子注入（CHEI） | 第14-16页 |
| 1.4 浮栅存储单元的耐久性及其失效模式 | 第16-18页 |
| 1.5 本课题研究的目的和意义 | 第18页 |
| 1.6 本课题的主要研究内容 | 第18-20页 |
| 2 SST 超闪存结构与机理分析 | 第20-26页 |
| 2.1 SST 超闪存技术介绍 | 第20页 |
| 2.2 SST 超闪存结构分析 | 第20-22页 |
| 2.3 SST 超闪存单元布线分析 | 第22-23页 |
| 2.4 SST 超闪存电荷运输机制分析 | 第23-26页 |
| 2.4.1 电荷擦除机制 | 第23-24页 |
| 2.4.2 编程机制 | 第24-25页 |
| 2.4.3 读机制 | 第25-26页 |
| 3 SST 0.25μm 超闪存工艺对抗擦写能力降低的机理分析 | 第26-30页 |
| 3.1 SST 0.25μm 超闪存工艺实现 | 第26-30页 |
| 3.1.1 工艺分析 | 第26-29页 |
| 3.1.2 SST 超闪存制造工艺对抗擦写能力的影响分析 | 第29-30页 |
| 4 SST 0.25μm 工艺超闪存擦写循环耐久性提升的实现方法 | 第30-55页 |
| 4.1 SST 超闪存擦写循环耐久性评价标准及方法 | 第30-34页 |
| 4.1.1 擦写循环耐久性评价标准及样品选择方法 | 第30页 |
| 4.1.2 测试流程开发 | 第30-33页 |
| 4.1.3 电性测试 | 第33-34页 |
| 4.1.4 良率测试 | 第34页 |
| 4.1.5 其他测试方法 | 第34页 |
| 4.1.6 小结 | 第34页 |
| 4.2 电路优化提高擦除电压 | 第34-38页 |
| 4.2.1 实验思路 | 第34页 |
| 4.2.2 实验设计 | 第34-36页 |
| 4.2.3 结果与讨论 | 第36-37页 |
| 4.2.4 本实验小结 | 第37-38页 |
| 4.3 多晶硅浮栅光刻抗反射工艺优化 | 第38-40页 |
| 4.3.1 实验思路 | 第38页 |
| 4.3.2 实验设计 | 第38-39页 |
| 4.3.3 结果与讨论 | 第39-40页 |
| 4.3.4 本实验小结 | 第40页 |
| 4.4 多晶硅氧化工艺的优化 | 第40-44页 |
| 4.4.1 实验思路 | 第40-42页 |
| 4.4.2 实验设计 | 第42页 |
| 4.4.3 结果与讨论 | 第42-43页 |
| 4.4.4 本实验小结 | 第43-44页 |
| 4.5 多晶硅栅刻蚀工艺的优化 | 第44-46页 |
| 4.5.1 实验思路 | 第44页 |
| 4.5.2 实验设计 | 第44页 |
| 4.5.3 结果与讨论 | 第44-45页 |
| 4.5.4 本实验小结 | 第45-46页 |
| 4.6 隧穿氧化层的减薄优化 | 第46-49页 |
| 4.6.1 实验思路 | 第46页 |
| 4.6.2 实验设计 | 第46-47页 |
| 4.6.3 结果与讨论 | 第47-49页 |
| 4.6.4 本实验小结 | 第49页 |
| 4.7 高压栅氧形成工艺的优化 | 第49-55页 |
| 4.7.1 实验思路 | 第49-52页 |
| 4.7.2 实验设计 | 第52页 |
| 4.7.3 结果与讨论 | 第52-53页 |
| 4.7.4 本实验小结 | 第53-55页 |
| 5 实验结果总结 | 第55-56页 |
| 6 展望 | 第56-57页 |
| 参考文献 | 第57-58页 |
| 致谢 | 第58-59页 |
| 攻读学位期间发表的学术论文目录 | 第59-61页 |
