| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 目录 | 第5-7页 |
| 1 绪论 | 第7-12页 |
| 1.1 论文选题背景 | 第7-8页 |
| 1.2 数据采集与处理系统 | 第8-11页 |
| 1.2.1 发展现状 | 第8-10页 |
| 1.2.2 存在的问题 | 第10页 |
| 1.2.3 发展趋势 | 第10-11页 |
| 1.3 论文的工作和任务 | 第11-12页 |
| 2 数据处理与传输系统的硬件设计 | 第12-17页 |
| 2.1 概述 | 第12-13页 |
| 2.2 数据处理板模拟部分设计 | 第13-17页 |
| 2.2.1 电源模块 | 第13-14页 |
| 2.2.2 AD转换模块 | 第14-15页 |
| 2.2.3 工作状态的指示部分 | 第15-17页 |
| 3 可编程逻辑器件 | 第17-25页 |
| 3.1 FPGA/CPLD简介 | 第17页 |
| 3.2 FPGA和CPLD的比较 | 第17-19页 |
| 3.3 Altera Stratix系列芯片 | 第19-22页 |
| 3.4 Altera公司的QuartusⅡ开发系统 | 第22-25页 |
| 3.4.1 设计输入方法 | 第22-23页 |
| 3.4.2 编译和仿真 | 第23-25页 |
| 4 FFT的基本原理和设计实现 | 第25-48页 |
| 4.1 快速傅里叶变换(FFT) | 第25页 |
| 4.2 傅里叶变换快速算法的选择 | 第25-29页 |
| 4.2.1 基-2快速傅里叶变换 | 第26-28页 |
| 4.2.2 基-4快速傅里叶变换 | 第28页 |
| 4.2.3 算法比较 | 第28-29页 |
| 4.3 高速专用FFT处理器的VLSI硬件结构的选择 | 第29-33页 |
| 4.3.1 递归结构 | 第29-30页 |
| 4.3.2 级联结构 | 第30-31页 |
| 4.3.3 并行结构 | 第31页 |
| 4.3.4 阵列结构 | 第31-33页 |
| 4.4 ALTERA FFT MegaCore的使用 | 第33-37页 |
| 4.4.1 FFT点数(Transform Length) | 第33页 |
| 4.4.2 数据位数和旋转因子 | 第33-34页 |
| 4.4.3 FFT Engine Architecture | 第34-35页 |
| 4.4.4 复数乘法器实现 | 第35页 |
| 4.4.5 RAM选项 | 第35页 |
| 4.4.6 I/O Data Flow设置 | 第35-37页 |
| 4.5 FFT模块的设计实现 | 第37-42页 |
| 4.5.1 FFT模块端口介绍 | 第37-38页 |
| 4.5.2 FFT参数设置 | 第38-42页 |
| 4.6 FFT变换过程中的指数修正 | 第42-45页 |
| 4.7 验证结果 | 第45-48页 |
| 5 FIFO的设计与实现 | 第48-60页 |
| 5.1 FIFO介绍 | 第48页 |
| 5.2 FIFO类型 | 第48-49页 |
| 5.3 FIFO存储器的特点 | 第49-50页 |
| 5.4 异步时钟域的解决方法 | 第50-53页 |
| 5.5 异步FIFO的FPGA实现 | 第53-56页 |
| 5.6 PLL单元的设定 | 第56-58页 |
| 5.7 验证结果 | 第58-60页 |
| 6 控制、传输模块及主程序设计 | 第60-67页 |
| 6.1 系统触发及采集时钟生成 | 第60-61页 |
| 6.2 输入输出传送方式 | 第61-64页 |
| 6.3 数据处理与传输系统中的DMA控制 | 第64-65页 |
| 6.4 主程序设计框图 | 第65-67页 |
| 结束语 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-70页 |
