| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 缩略语表 | 第8-12页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 课题背景与意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-14页 |
| 1.3 研究内容与设计指标 | 第14-15页 |
| 1.3.1 研究内容 | 第14页 |
| 1.3.2 设计指标 | 第14-15页 |
| 1.4 论文组织 | 第15-16页 |
| 第2章 DDR2 SDRAM的功能和物理层接口 | 第16-34页 |
| 2.1 DDR2 SDRAM接口信号 | 第16-17页 |
| 2.2 DDR2 SDRAM的功能描述 | 第17-24页 |
| 2.2.1 命令操作 | 第17-19页 |
| 2.2.2 模式寄存器 | 第19-22页 |
| 2.2.3 DDR2 SDRAM的上电初始化 | 第22-24页 |
| 2.3 DDR2物理层接口 | 第24-33页 |
| 2.3.1 DFI接口 | 第24-29页 |
| 2.3.2 Synopsys DDR3/2 SDRAM PHY | 第29-33页 |
| 2.4 本章小结 | 第33-34页 |
| 第3章 DDR2控制器的设计 | 第34-58页 |
| 3.1 DDR2控制器的结构 | 第34-37页 |
| 3.2 物理层接口PHY的设计 | 第37-48页 |
| 3.2.1 地址命令通道 | 第37-38页 |
| 3.2.2 写数据通道 | 第38-39页 |
| 3.2.3 读数据通道 | 第39-40页 |
| 3.2.4 物理层接口PHY中的关键技术 | 第40-46页 |
| 3.2.5 物理层接口PHY的读写校准策略 | 第46-48页 |
| 3.3 校准序列的设计 | 第48-53页 |
| 3.3.1 主控制逻辑 | 第49-50页 |
| 3.3.2 初始化模块 | 第50-51页 |
| 3.3.3 保证写模块 | 第51页 |
| 3.3.4 读校准模块 | 第51-52页 |
| 3.3.5 写校准模块 | 第52-53页 |
| 3.4 内存控制器的设计 | 第53-57页 |
| 3.4.1 主控制逻辑 | 第54-55页 |
| 3.4.2 刷新模块 | 第55-56页 |
| 3.4.3 读写校验模块 | 第56页 |
| 3.4.4 激励发生器 | 第56页 |
| 3.4.5 控制器带宽的优化 | 第56-57页 |
| 3.5 本章小结 | 第57-58页 |
| 第4章 验证及结果分析 | 第58-76页 |
| 4.1 前仿真验证 | 第58-67页 |
| 4.1.1 初始化模块仿真 | 第59-60页 |
| 4.1.2 保证写模块仿真 | 第60-61页 |
| 4.1.3 读校准模块仿真 | 第61-63页 |
| 4.1.4 写校准模块仿真 | 第63-65页 |
| 4.1.5 DDR2控制器系统仿真 | 第65-67页 |
| 4.2 FPGA验证 | 第67-75页 |
| 4.2.1 初始化模块验证 | 第68页 |
| 4.2.2 保证写模块验证 | 第68-69页 |
| 4.2.3 读校准模块验证 | 第69-71页 |
| 4.2.4 写校准模块验证 | 第71-73页 |
| 4.2.5 DDR2控制器系统验证 | 第73-75页 |
| 4.3 本章小结 | 第75-76页 |
| 第5章 总结与展望 | 第76-78页 |
| 5.1 总结 | 第76-77页 |
| 5.2 展望 | 第77-78页 |
| 附录 | 第78-82页 |
| 参考文献 | 第82-84页 |
| 攻读硕士学位期间发表的论文 | 第84-86页 |
| 致谢 | 第86页 |