| 摘要 | 第1-4页 |
| Abstract | 第4-12页 |
| 引言 | 第12-14页 |
| 1 绪论 | 第14-22页 |
| ·研究的背景及意义 | 第14-16页 |
| ·国内外研究现状 | 第16-19页 |
| ·论文的结构和安排 | 第19-22页 |
| 2 可复用 IP 核设计方法 | 第22-53页 |
| ·基本概念介绍 | 第22-26页 |
| ·SoC | 第22-23页 |
| ·IP Core | 第23-25页 |
| ·Verilog HDL | 第25-26页 |
| ·可复用 IP 核的设计 | 第26-37页 |
| ·IP 核的设计流程 | 第26-29页 |
| ·模块划分技巧 | 第29-32页 |
| ·同步设计 | 第32-34页 |
| ·亚稳态与设计可靠性 | 第34-37页 |
| ·IP 核设计的编码风格 | 第37-44页 |
| ·Verilog HDL 编码风格 | 第37-41页 |
| ·可综合编码思想 | 第41-44页 |
| ·IP 核的参数化设计方法 | 第44-52页 |
| ·IP 核的参数分类 | 第44-47页 |
| ·Verilog HDL 参数化设计的实现 | 第47-52页 |
| ·本章小结 | 第52-53页 |
| 3 基于 Wishbone 总线的 UART IP 核设计 | 第53-93页 |
| ·相关总线与接口标准 | 第53-61页 |
| ·Wishbone 总线 | 第53-56页 |
| ·RS-232C 接口标准 | 第56-61页 |
| ·UART 设计原理 | 第61-74页 |
| ·UART 数据传输方式 | 第61-62页 |
| ·UART 的基本功能及架构 | 第62-65页 |
| ·UART 内部寄存器 | 第65-74页 |
| ·UART 各模块设计 | 第74-92页 |
| ·自适应波特率发生器的设计 | 第74-77页 |
| ·发送器模块设计 | 第77-80页 |
| ·接收模块设计 | 第80-85页 |
| ·FIFO 缓冲器的设计 | 第85-87页 |
| ·中断控制模块的设计 | 第87-89页 |
| ·Modem 控制模块的设计 | 第89-91页 |
| ·Wishbone 总线接口的设计 | 第91-92页 |
| ·本章小结 | 第92-93页 |
| 4 IP 核的低功耗设计 | 第93-106页 |
| ·功耗分析 | 第93-94页 |
| ·低功耗设计方法 | 第94-96页 |
| ·门控时钟技术 | 第96-100页 |
| ·UART 的功耗管理电路设计 | 第100-105页 |
| ·本章小结 | 第105-106页 |
| 5 IP 核的综合优化及验证 | 第106-124页 |
| ·IP 核的仿真验证 | 第106-114页 |
| ·测试平台搭建 | 第106-109页 |
| ·波形仿真 | 第109-114页 |
| ·IP 核的综合优化及验证 | 第114-122页 |
| ·综合优化 | 第114-116页 |
| ·时序验证 | 第116-118页 |
| ·等效性验证 | 第118-120页 |
| ·功耗分析 | 第120-122页 |
| ·本章小结 | 第122-124页 |
| 6 总结 | 第124-127页 |
| ·主要工作总结 | 第124-126页 |
| ·研究展望 | 第126-127页 |
| 参考文献 | 第127-138页 |
| 附录 A DC 综合报告 | 第138-140页 |
| 附录 B 静态时序分析报告 | 第140-142页 |
| 附录 C 等效性验证报告 | 第142-143页 |
| 附录 D 用 primepower 得到的平均功耗和峰值功耗报告 | 第143-144页 |
| 附录 E Novas verdi 得到的功耗波形图及功能仿真图 | 第144-145页 |
| 在学研究成果 | 第145-147页 |
| 致谢 | 第147-149页 |
